In the main bit line MBL0 side selected as a reference side, a transistor STr1 for selecting a sub-bit line is controlled to OFF by a control line LSG 3, and a sub-bit line SBL 1 is made non-selection.例文帳に追加

リファレンス側として選択される主ビット線ＭＢＬ０側では、制御線ＬＳＧ３により副ビット線選択用トランジスタＳＴｒ１をオフに制御して、副ビット線ＳＢＬ１を非選択とする。 - 特許庁

At this time, a bit line level control signal BLC is made to "CELSRC + Vt (threshold of a bit line level control transistor)" so that the bit lines BL (BLe, BLo) become the same voltage as that of the source line CELSRC.例文帳に追加

その際に、ビット線レベル制御信号ＢＬＣを“ＣＥＬＳＲＣ＋Ｖｔ（ビット線レベル制御用トランジスタのしきい値）”にして、ビット線ＢＬ（ＢＬｅ，ＢＬｏ）のレベルがソース線ＣＥＬＳＲＣと同じ電圧になるようにする。 - 特許庁

Furthermore, the backing method can incorporate a bit diffusion selection transistor and/or a control gate line selection transistor.例文帳に追加

更に、この裏打ち方法は、ビット拡散選択トランジスタ及び／又はコントロールゲート線選択トランジスタを組み込むことができる。 - 特許庁

In a semiconductor substrate 11, the drain D of a selected transistor 12 is connected to a selected line (bit line) not shown in the figure, and the gate G of the transistor 12 functions as a control line (word line).例文帳に追加

半導体基板１１において選択トランジスタ１２のドレインＤは、図示しない選択線（ビット線）に繋がり、ゲートＧは、制御線（ワード線）として機能する。 - 特許庁

A bit line is connected to one end of a memory unit, a word line is connected to a control gate of a memory transistor and a control gate line is connected to a gate of a selection transistor.例文帳に追加

メモリユニットの一端にはビット線が接続され、メモリトランジスタの制御ゲートにはワード線が接続され、選択トランジスタのゲートには制御ゲート線が接続される。 - 特許庁

The semiconductor device includes: first and second bit lines; a transistor in which one end is connected to the first bit line and another end is connected to the second bit line; and a substrate bias control circuit supplying first substrate bias voltage or second substrate bias voltage to the transistor.例文帳に追加

第１及び第２のビット線と、第１のビット線に一端が接続され第２のビット線に他端が接続されたトランジスタと、上記トランジスタに第１の基板バイアス電圧又は第２の基板バイアス電圧を供給する基板バイアス制御回路と、を備える。 - 特許庁

In a main bit line MBL2 side selected as a selection side, a transistor STr4 for selecting a sub-bit line is controlled to ON by a control line USG 3.例文帳に追加

選択側として選択される主ビット線ＭＢＬ２側では、制御線ＵＳＧ３により副ビット線選択用トランジスタＳＴｒ４をオンに制御する。 - 特許庁

The gate of the memory cell transistor MT0 is connected to a cell control line CGL, the drain is connected to a bit line BL0 which is a data reading line, and the source is connected to the drain of the select transistor ST0.例文帳に追加

メモリセルトランジスタＭＴ０のゲートはセル制御線ＣＧＬと接続され、ドレインはデータ読み出し線であるビット線ＢＬ０と接続され、ソースは選択トランジスタＳＴ０のドレインと接続されている。 - 特許庁

Gates of the first and the second memory transistors Q1, Q2 are connected to a control gate line CG, a gate of the first select-transistor S1 is connected to a first bit line BL1, a gate of the second select-transistor S2 is connected to a second bit line BL2.例文帳に追加

第１および第２メモリトランジスタＱ１，Ｑ２のゲートが制御ゲート線ＣＧに接続され、第１セレクトトランジスタＳ１のゲートが第１ビット線ＢＬ１に接続され、第２セレクトトランジスタＳ２のゲートが第２ビット線ＢＬ２に接続されている。 - 特許庁

An isolation control signal ϕt is input into the gate of an isolation transistor to separate a bit line connected to memory cells and a sense amplifier section bit line connected to a sense amplifier.例文帳に追加

分離トランジスタにはゲートに分離制御信号φｔが入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する。 - 特許庁

A control signal supplied to a cell array selection transistor, a sense amplifier bit line pre-charge transistor, and their gates is set so that potential variation applied to a pair of cell array bit lines is canceled when a state of each transistor is caused to transition.例文帳に追加

セルアレイ選択トランジスタとセンスアンプビット線プリチャージトランジスタとそれらのゲートに供給される制御信号は、各トランジスタの状態が遷移する時にセルアレイビット線対に及ぼす電位変動を相殺するように設定されている。 - 特許庁

The output wiring line driving transistor 33 includes a gate connected to the control line DR, a drain connected to the reading bit line RBIT, and a source connected to a ground power source.例文帳に追加

出力配線駆動用トランジスタ３３は、制御線ＤＲに接続されたゲートと、読み出しビット線ＲＢＩＴに接続されたドレインと、グランド電源に接続されたソースとを有する。 - 特許庁

The transistor Q3 supplies a potential V2 to the sense node, the transistor Q4 supplies a potential V3 to the bit line, and the both are controlled in accordance with a precharge control signal PC.例文帳に追加

トランジスタＱ３は電位Ｖ２をセンスノードに供給し、トランジスタＱ４は電位Ｖ３をビット線に供給し、ともにプリチャージ制御信号ＰＣに応じて制御される。 - 特許庁

Two word lines are provided, and an NMOS transistor NT33 (Vss side) and a PMOS transistor (power supply side) for data write control are added to a first inverter INV31 at a side a bit line BL11 is connected.例文帳に追加

ワード線を２本とし、ビット線ＢＬ１１が接続されている側の第１のインバータＩＮＶ３１に、データ書き込み制御用のＮＭＯＳトランジスタＮＴ３３（Ｖｓｓ側）とＰＭＯＳトランジスタ（電源側）を付加する。 - 特許庁

The transistor Q1 being a charge transfer gate controls connection between the bit line BL and a sense node NS in accordance with a potential V1 being transfer control voltage, and the transistor Q2 amplifies a signal of the sense node NS.例文帳に追加

電荷転送ゲートであるトランジスタＱ１は転送制御電圧である電位Ｖ１に応じてビット線ＢＬとセンスノードＮＳとの間の接続を制御し、トランジスタＱ２はセンスノードＮＳの信号を増幅する。 - 特許庁

Also, the device has a common line path transistor PT connected between a bit line BL and a supply node of the prescribed voltage, and drive circuits 5, 10A, 12 driving the memory cell by controlling each of a BL voltage, a PL voltage, a prescribed voltage, and a voltage of a control node of the common line path transistor PT.例文帳に追加

ビット線ＢＬと所定電圧の供給ノード間に接続された共通線パストランジスタＰＴと、ＢＬ電圧、ＰＬ線電圧、所定電圧、および、共通線パストランジスタＰＴの制御ノードの電圧をそれぞれ制御して、メモリセルを駆動する駆動回路５,１０Ａ,１２と、を有する。 - 特許庁

In the transistor M11, a control electrode is connected to a word line WL, a first electrode is connected to a bit line BL and a second electrode is connected to a node N, respectively.例文帳に追加

トランジスタＭ１１は、制御電極がワード線ＷＬに、第１の電極がビット線ＢＬに、第２の電極がノードＮにそれぞれ接続されている。 - 特許庁

A memory array is provided with nonvolatile memory cells (M11-M22) being one set of a first transistor part of a MOS type having an electric charges holding layer and a memory gate and used for storing information and a second transistor part of a MOS type having a control gate and connecting selectively the first transistor part to a bit line.例文帳に追加

メモリアレイは、電荷保持層とメモリゲートを有し情報記憶に用いるＭＯＳ型の第１トランジスタ部と、コントロールゲートを有し第１トランジスタ部を選択的にビット線に接続するＭＯＳ型の第２トランジスタ部とを一組とする不揮発性のメモリセル（Ｍ１１〜Ｍ２２）を備える。 - 特許庁

This device comprises a memory cell unit including a memory cell transistor, comprising a layered structure of floating gates (5, 11) and control gates (14), and the selective gate transistor where one side (23) of a source/ drain diffusion layer region is connected to a bit line or a source line and the other side (24) is connected to the memory cell unit.例文帳に追加

浮遊ゲート(5,11)と制御ゲート(14)との積層構造を有するメモリセルトランジスタを含むメモリセルユニットと、ソース／ドレイン拡散層領域の一方(23)がビット線またはソース線に接続され、他方(24)がメモリセルユニットに接続された選択ゲートトランジスタとを具備する。 - 特許庁

The transfer control circuit 12 includes a transistor Q20 which controls the connection between the bit line BL and the sense node Ns in response to a transfer control voltage VTG.例文帳に追加

転送制御回路１２は、転送制御電圧ＶＴＧに応じてビット線ＢＬとセンスノードＮｓとの間の接続を制御するトランジスタＱ２０を含む。 - 特許庁

This nonvolatile semiconductor storage device is equipped with: a semiconductor area; a cell transistor formed in the semiconductor area and provided with first and second diffusion layers, a charge accumulating layer and a control gate electrode; a bit line connected to the first diffusion layer; a source line connected to the second diffusion layer; and a control circuit for controlling the semiconductor area, bit line and source line.例文帳に追加

本発明の例に係る不揮発性半導体記憶装置は、半導体領域と、半導体領域内に形成され、第１及び第２拡散層、電荷蓄積層及びコントロールゲート電極を有するセルトランジスタと、第１拡散層に接続されるビット線と、第２拡散層に接続されるソース線と、半導体領域、ビット線、及び、ソース線を制御する制御回路とを備える。 - 特許庁

The reference potential precharge of a memory cell array 2 is performed by selecting the bit line BL by turning on a reference potential control transistor SDT in which a gate is connected to the reference potential control line SDBL connected to a control circuit 3.例文帳に追加

メモリセルアレイ２の参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＢＬにゲートが接続される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。 - 特許庁

Reference potential precharge of a memory cell array 1 is performed by selecting a bit line BL by turning on a reference potential control transistor SDT in which a gate is connected to the reference potential control line SDAL connected to a control circuit 3.例文帳に追加

メモリセルアレイ１の参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＡＬにゲートが接続される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。 - 特許庁

A bit line corresponding to a selected memory cell is connected between write current control line of both sides of the corresponding memory block by turning on transistor switches 102, 103 in response to activation of a column selection line CSL shared between memory blocks, and a data write current flows.例文帳に追加

メモリブロック間で共有されるコラム選択線ＣＳＬの活性化に応答してトランジスタスイッチ１０２，１０３がオンすることによって、選択メモリセルに対応するビット線は、対応のメモリブロックの両側の書込電流制御線の間に接続されて、データ書込電流が流される。 - 特許庁

The sensing speed is increased via a gate voltage control circuit of the shared MOS transistor connecting a sense amplifier and a memory cell array by considering the noise at sensing, lowering the shared MOS transistor gate voltage (SHR) in two steps and reducing the amplified bit line capacity.例文帳に追加

センスアンプとメモリセルアレイを接続するシェアードＭＯＳトランジスタ・ゲート電圧制御回路により、センス時にノイズを考慮した上で、シェアードＭＯＳトランジスタ・ゲート電圧（ＳＨＲ）を２段階で下げ、増幅するビット線容量を低減することで、センス速度を高速化する。 - 特許庁

At the time of test, the transistor T1 is turned on by an offset effective signal OC1, an offset addition control signal OPL1 is pulled from low level to high level, and an offset adding voltage from the capacitor CD1 is superposed on the bit line BLNk through the transistor T1.例文帳に追加

試験時には、オフセット有効信号ＯＣ1 によりトランジスタＴ1 をオンとし、オフセット付加制御信号ＯＰＬ1 を、例えばローレベルからハイレベルとし、キャパシタＣＤ1によるオフセット付加電圧をトランジスタＴ1 を介してビット線ＢＬＮk に重畳させる。 - 特許庁

The memory device includes: a memory cell MC configured by connecting a variable cell resistor Rcell and an access transistor AT in series between a plate line PL and a bit line BL; a drive control unit (a reference voltage generation control circuit 14 is a principal part); and the sense amplifier 7.例文帳に追加

可変セル抵抗ＲcellとアクセストランジスタＡＴをプレート線ＰＬとビット線ＢＬとの間に直列接続させているメモリセルＭＣと、駆動制御部（参照電圧発生制御回路１４が要部）と、センスアンプ７とを有する。 - 特許庁

A control voltage generation circuit includes: a reference voltage generation circuit 22 adapted to generate a reference voltage Vref; and a voltage conversion circuit 23 adapted to generate a control voltage Vcp to be supplied to the gate of a clamping transistor QN5 connected between a bit line BL and a sense amplifier 21 to adjust the voltage of the bit line BL based on the reference voltage Vref.例文帳に追加

基準電圧Ｖｒｅｆを発生する基準電圧発生回路２２と、ビット線ＢＬとセンスアンプ２１との間に接続されてビット線ＢＬの電圧を調整するクランプ用トランジスタＱＮ５のゲートに供給する制御電圧Ｖｃｐを、基準電圧Ｖｒｅｆに基づき生成する供給する電圧変換回路２３とを備える。 - 特許庁

The memory device includes: a memory cell MC to connect a variable cell resistor Rcell and an access transistor AT in series between a plate line PL and a bit line BL; a drive controller; a sense latch circuit 71; and a verify pass latch 74 for an inhibit control and transfer gate circuits TG1.例文帳に追加

可変セル抵抗ＲcellとアクセストランジスタＡＴをプレート線ＰＬとビット線ＢＬとの間に直列接続させているメモリセルＭＣと、駆動制御部と、センスラッチ回路７１と、インヒビット制御のためのヴェリファイパスラッチ７４およびトランスファゲート回路ＴＧ１と、を有する。 - 特許庁

It is an object of the selection transistor to reduce total capacitance of the bit line or control gate line, or to reduce disturbing conditions to which a sub array in which cells are grouped may be subjected during programming and/or deleting.例文帳に追加

選択トランジスタの目的は、ビット線又はコントロールゲート線の全体的キャパシタンスを低減すること、又はセルをグループ化したサブアレーが、プログラム及び／又は消去の間に受けるうる擾乱条件を抑制することになるであろう。 - 特許庁

Among them, M and N are natural numbers, and the second storage cells and the first transistors control whether the open circuit is formed between the corresponding bit line and sense amplifier, or not, and a write-in of a test result of the nonvolatile memory array is carried out by the second transistor and the enable line.例文帳に追加

その中で、ＭとＮは自然数であって、第２記憶セルと、第１トランジスタは、対応するビット線とセンス増幅器の間が開路であるか否かを制御し、第２トランジスタとエネイブル線とは、不揮発性メモリアレイのテスト結果を書き込む。 - 特許庁

The gate voltage generation circuit 15 generates the voltage V1 by performing feedback control in such a manner that the difference between the bit line precharge voltage VHB and the voltage V1 coincides with the threshold voltage of a second PMOS transistor TP2 while the prescribed current flows to the second PMOS transistor TP2 having the same process and operation characteristics as those of the PMOS transistor TP1.例文帳に追加

ゲート電圧発生回路１５は、ＰＭＯＳトランジスタＴＰ１とプロセス及び動作特性が同一の第２のＰＭＯＳトランジスタに所定の電流を流した状態で、ビット線プリチャージ電圧ＶＨＢと電圧Ｖ１の差が第２のＰＭＯＳトランジスタのしきい値電圧に一致するようにフィードバック制御を行って電圧Ｖ１を発生する。 - 特許庁

A threshold voltage offset of a transistor provided in the sense amplifier circuit can be then removed by the sense amplifier circuit under control of an offset control circuit and in such a case, the auxiliary circuit is utilized to stabilize the voltage difference after sharing the charge on the bit line.例文帳に追加

そして、オフセット制御回路の制御を受ける感知増幅回路により、感知増幅回路に備えられるトランジスタのしきい電圧オフセットを除去でき、この際、ビットラインでの電荷共有後の電圧差を安定化させるために補助回路が利用される。 - 特許庁

In accordance with one of the embodiments of the present application, a sense amplifier circuit includes a bit line, a sense amplifier output, a power supply node having a power supply voltage, a keeper circuit including an NMOS transistor, and a noise threshold control circuit.例文帳に追加

本願の実施例のうちの一つによると、センス増幅器回路は、ビット線と、センス増幅器出力と、電源供給電圧を有する電源供給ノードと、ＮＭＯＳトランジスタを含むキーパ回路と、ノイズ閾値制御回路とを含む。 - 特許庁

To provide technology to control a shared MOS transistor gate voltage that can improve the sensing speed and quickly read data by preventing data inversion due to noise and reducing the bit line capacity when used for the low voltage.例文帳に追加

半導体記憶装置において、低電圧用途に関して、ノイズによるデータ反転を防ぎ、センス時にビット線容量を低減することで、センス速度を高速化し、データ読み出しを速くする、シェアードＭＯＳトランジスタ・ゲート電圧の制御技術を提供する。 - 特許庁

A conductive layer 18 is formed on the control gate of each memory cell on a memory column via an insulating film 17, and the conductive layer 18 is connected to an impurity region 11-1 located between a bit line side selective transistor 21 and its adjacent memory cell M1 via a contact 24.例文帳に追加

メモリ列の各メモリセルのコントロールゲートの上に絶縁膜１７を介して導電層１８を形成し、当該導電層１８はコンタクト２４を介してビット線側選択トランジスタ２１とその隣接のメモリセルＭ１との間にある不純物領域１１−１に接続されている。 - 特許庁

The prescribed voltage VTG is set so that bit line potential difference after amplification is assumed to VDL and voltage of the control signal when a current of 1 μm is made to flow in a transistor used in the transfer gate is assumed to VT and 1/5×VDL+VT≤VTG≤1/2×VDL+VT is satisfied.例文帳に追加

所定の電圧ＶＴＧは、増幅後のビット線電位差をＶＤＬ、トランスファーゲートに使用されるトランジスタに１μｍの電流が流れるときの制御信号の電圧をＶＴとして、１／５×ＶＤＬ＋ＶＴ≦ＶＴＧ≦１／２×ＶＤＬ＋ＶＴ、となるようにする。 - 特許庁