「パラレルシリアル変換」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

フレームメモリ２に記憶された画像データは、パラレル−シリアル変換されること無くＤＡＣ３に出力され、且つ、液晶表示装置６を駆動する際に使用される駆動回路内のＤＡＣ３及びバッファ回路４の各総数が夫々データバスライン１３の本数よりも少ない。例文帳に追加

the image data stored in the frame memory 2 are outputted to the DAC 3 without being parallel-serial converted, and each total number of the DACs 3 and the buffer circuits 4 in the driving circuit to be used at the time of driving the liquid crystal display device 6 is less than the number of data bus lines 13, respectively. - 特許庁

セレクタ５０４はメモリ群５０５とメモリコントロール部５０１〜５０４の組み合わせを設定し、メモリコントロール部５０１〜５０４でパラレル／シリアル変換された画像データは画像編集処理部５０６でモードに従って各種画像処理が実施される。例文帳に追加

A selector 504 sets the combination of the group of memories 505 and the memory control units 501-504, and image data subjected to parallel/serial conversion by the memory control units 501-504 are subjected to various image processing according to modes by an image editing processor 506. - 特許庁

アドレスカウンタ１５ａはテスト信号ＴＥＳＴによりカウントアップ動作を停止し、パラレル／シリアル変換回路２３はテスト信号ＴＥＳＴにより、アドレスカウンタ１５ａにより生成された読み出し用アドレスをテスト用クロック信号ＦＡＤＣＫに同期して外部に出力する。例文帳に追加

The address counter 15a stops count-up operation by a test signal TEST, the parallel/serial converting circuit 23 synchronizes with a clock signal FADCK for test and outputs an address for read-out generated by the address counter 15a to the outside by the test signal TEST. - 特許庁

回路パラメータのばらつき（すなわち、作製誤差）や、光パルスエネルギーの変動に影響されにくい一定なパルス幅を有するシリアル電気パルスを伝送線路上に出力すること、及びその動作のさらなる高速化を実現する光トリガ型パラレル−シリアル変換回路を提供する。例文帳に追加

To provide an optical trigger type parallel/serial conversion circuit in which a serial electric pulse, which is hardly affected by variation in circuit parameter (in other words, a production error) or variation in optical pulse energy, having a fixed pulse width is outputted onto a transmission line and its operation is further accelerated. - 特許庁

上記パラレル／シリアル変換器２１は、入力信号ＤＩＮＰを複数のレジスタに入力して記憶保持させ、各レジスタの出力端子を、カウンタのカウント値に対応してセレクタでセレクトさせ、シリアルの出力信号ＤＯＵＴＳを出力する。例文帳に追加

In the P/S converter 21, the input signal SINP is inputted to a plurality of registers, stored and held, each output terminal of the respective registers is selected by a selector in accordance with the count value of a counter, and a serial output signal DOUTS is outputted. - 特許庁

２逓倍クロックＣＬＫ（×２）に同期した１逓倍のデファイナ信号（×１）ＤＥＦで、奇数番号ルートと偶数番号ルートとが交互に選択制御されてパラレル／シリアル変換され、２ルートの１逓倍クロックＣＬＫ（×１）から１ルートの２逓倍クロック（×２）に確実に乗換えられる。例文帳に追加

In the clock changing circuit, odd-numbered and even-numbered routes are alternatively and selectively controlled to be subjected to parallel/serial conversion with a one multiplied definer signal (×)DEF synchronized with a two multiplied clock CLK (×2) to securely change a one multiplied clock CLK (×1) of two routes to a two multiplied clock (×2) of one route. - 特許庁

パラレルシリアル変換回路等の高速動作回路を内蔵し、しかも一般的な半導体集積回路検査装置による該高速動作回路の検査が可能で、装置内高速信号配線間のクロストークの低減も可能な半導体集積回路装置を提供すること。例文帳に追加

To provide a semiconductor integrated circuit device in which a high-speed operation circuit such as a parallel-serial conversion circuit is built in, a general semiconductor integrated circuit inspecting device can inspect the high-speed operation circuit and crosstalk between intra-device high-speed signal wirings can be reduced. - 特許庁

超音波探触子２では、超音波の受信信号をアナログ／デジタル変換器２８でＡ／Ｄ変換し、得られた複数チャネル複数ビットのデジタル信号をパラレル／シリアル変換器２９でＰ／Ｓ変換した後、電光変換素子３０で光信号に変換して光ファイバ５２で伝送する。例文帳に追加

In the ultrasonic probe 2, an ultrasonic receiving signal is subjected to A/D conversion by an analog/digital converter 28 and, after the obtained digital signal of a plurality of channels and a plurality of bits is subjected to P/S conversion by a parallel/serial converter 29, the obtained signal is converted to a light signal by an electrooptical transducer 30 to be transmitted by an optical fiber 52. - 特許庁

パラレル−シリアル変換回路では、多段接続したデータ変換部をクロック信号のタイミングに従って動作させる際に、各々の動作周波数に対応した、基準クロック信号または該基準クロック信号を周波数変換したクロック信号が、初段のデータ変換部から最終段のデータ変換部に順次与えられるようにクロック伝搬経路が形成されている。例文帳に追加

In a parallel-serial conversion circuit, a clock propagation path is formed to sequentially give a reference clock signal or a clock signal which is obtained by frequency-converting the reference clock signal, corresponding to each of operational frequencies from the data converter of a first stage to the data converter of a final stage when operating multistage connected data converters in accordance with timing of the clock signal. - 特許庁

本発明のオーディオ装置は、入力信号ＤＩＮＰが入力され、シリアル信号を出力するパラレル／シリアル変換器２１と、該シリアル信号が入力され、パラレル信号を出力するシリアル／パラレル変換器３１と、シリアル／パラレル変換器３１から出力されるパラレル信号をデジタル／アナログ変換するデジタル／アナログ変換部４４とを備える。例文帳に追加

The audio apparatus is provided with: a P/S converter 21 to which an input signal DINP is inputted and which outputs a serial signal; an S/P converter 31 to which the serial signal is inputted and which outputs a parallel signal; and a digital/analog conversion part 44 for performing digital/analog conversion to the parallel signal outputted from the S/P converter 31. - 特許庁

ターボ分子ポンプ本体３００と制御装置４００は、シリアル−パラレル変換及びパラレル−シリアル変換を行う変換回路３６３及び変換回路４６３をそれぞれ備えており、ターボ分子ポンプ本体３００と制御装置４００との間に存在する制御信号をシリアル通信バス３６０を用いて、交信することが可能である。例文帳に追加

In this vacuum pump, the turbo molecular pump body 300 and the control device 400 are provided with a converting circuit 363 and a converting circuit 463 for performing serial/parallel conversion and parallel/serial conversion respectively, and control signals existing between the turbo molecular pump body 300 and the control device 400 can be communicated using a serial communication bus 360. - 特許庁

シリアルインタフェース回路１０〜７０は、周辺回路１９〜７９からのパラレルデータをシリアルデータに変換してシリアル転送路１０Ｓ〜７０Ｓに供給するパラレル／シリアル変換回路と、ハブ回路８０からのシリアルデータをパラレルデータに変換して周辺回路１９〜７９に供給するシリアル／パラレル変換回路とを有する。例文帳に追加

The serial interface circuits 10 to 70 have parallel/ serial converting circuits which convert parallel data from peripheral circuits 19 to 79 into serial data and supply them to the serial transfer lines 10S to 70S and serial/parallel converting circuits which convert serial data from the hub circuit 80 into parallel data and supply them to the peripheral circuits 19 to 79. - 特許庁

アンテナ１１６で受信された信号は受信機１０８で直交復調され、シリアルパラレル変換器１０９でパラレル信号に変換され、離散的フーリエ変換器１１０で処理され、ランドマイザ１０４で元のサブキャリアの順序に戻され、パラレルシリアル変換器１１２，１１３，１１４で復号されて出力される。例文帳に追加

The signals received by an antenna 116 are orthogonally demodulated by a receiver 108 converted into serial signals by a serial/parallel converter 109 processed by a discrete Fourier transformer 110, returned to their subcarrier order by the randomizer 104, demodulated by parallel/serial converters 112, 113, and 114, and then outputted. - 特許庁

アンテナ１１６で受信された信号は受信機１０８で直交復調され、シリアルパラレル変換器１０９でパラレル信号に変換され、離散的フーリエ変換器１１０で処理され、ランドマイザ１０４で元のサブキャリアの順序に戻され、パラレルシリアル変換器１１２，１１３，１１４で復号されて出力される。例文帳に追加

The signal received by an antenna 116 is processed by the orthogonal demodulation of a receiver 108 and is converted by a serial-parallel converter 109 into parallel signals, which are processed by a discrete Fourier transformer 110 and returned in the order of the original subcarriers by a randomizer 104, so that they are decoded by parallel-serial converters 112, 113, and 114 and outputted. - 特許庁

ＳＦＴＤ符号化部１０で、時系列となった送信データディジタルシンボルの周波数配置の順序と位相を調整した送信信号を少なくとも２つ生成し、それぞれの送信信号を、シリアル／パラレル変換部１１、１２でパラレルに変換した後、ＩＤＦＴ部１３、１４及びパラレル／シリアル変換部１５、１６でＯＦＤＭ信号に変換して送信する。例文帳に追加

An SFTD coding section 10 generates, at least two transmission signals where the frequency arrangement of transmission data digital symbols in time series are adjusted, convert each transmission signal into parallel by serial/parallel conversion sections 11 and 12, and converts to OFDM signal by IDFT sections 13 and 14 and parallel/serial conversion sections 15 and 16 for transmission. - 特許庁

データ駆動回路１３０は、画像データＤＲ，ＤＧ，ＤＢを点順次画像データに変換しこれを線順次画像データに変換し、さらに各色に対応する線順次画像データをパラレル−シリアル変換してシリアル形式の画像データを各データ線１１４に対応して生成し、これをＤＡ変換して各画像信号を生成する。例文帳に追加

The data line drive circuit 130 sequentially converts image data DR, DG, DB into dot-sequential image data and then converts them into line-sequential image data, and further processes the line- sequential image data corresponding to each color by serial-parallel conversion and thereby generates serial mode image data corresponding to each data line 114, and furthermore processes them by D-A conversion, to generate each image signal. - 特許庁

パラレル入力データをパラレルシリアル変換してからＬＳＩで信号処理を行い、その結果をシリアルパラレル変換して出力する構成で、パラレル用クロックとシリアル用クロックのタイミング調整が難しい場合でも、出力段におけるシリアルパラレル変換のタイミングマージンを確保できるようにする。例文帳に追加

To ensure timing margin of serial parallel conversion at an output stage, even when the timing adjustment for a parallel clock and a serial clock is difficult in the configuration, where parallel input data are parallel-serial converted and an LSI is used to process the converted signal. - 特許庁

本発明にかかるパラレル／シリアル変換回路は、ＲＧＢパラレルデータとドットクロックが入力され、逓倍クロックに基づいてＲＧＢパラレルデータをＲＧＢシリアルデータに変換するデータ変換回路５１と、逓倍クロックを出力し、スタンバイ信号によって逓倍クロックの出力動作を停止するＰＬＬ回路と、を備えるものである。例文帳に追加

The parallel/serial conversion circuit comprises: a data conversion circuit 51 to which RGB parallel data and a dot clock are input and which converts the RGB parallel data into RGB serial data on the basis of a multiplying clock; and a PLL circuit which outputs the multiplying clock and stops outputting the multiplying clock in response to a standby signal. - 特許庁

入出力装置はＤＩ回路１１，ＡＩ回路１２およびＤＯ回路１３によって監視制御対象との間で監視制御信号の入出力を行い、パラレル−シリアル変換器１４によって監視制御対象から入力された監視信号をシリアルデータに変換、および上位装置４０からの制御信号をパラレルデータに変換する。例文帳に追加

The input/output device inputs/outputs a monitoring control signal between it and a monitoring control object with the aid of a DI circuit 11, AI circuit 12, and a DO circuit 13, converts a monitoring signal input from the monitoring control object to serial data by means of a parallel/serial converter 14, and converts a control signal from an upper rank device 40 to parallel data. - 特許庁

ラベル交換器２０は、ＰＤ２１を介して入力された光ラベル信号Ｌをシリアル−パラレル変換して、ラベルＬとしてＣＭＯＳ処理回路２３に送信し、ＣＭＯＳ処理回路２３において変換された新しいラベルＬ’をパラレル−シリアル変換して、光変調器２４に出力するＯＣＴＡ（Optically Clocked Transistor Array）２２を備えている。例文帳に追加

Label switchboard 20 has OCTA (Optically Clocked Transistor Array)22 that carries out serial-parallel conversion of an optical label signal L inputted through PD21, transmits it to a CMOS processing circuit 23 as a label L, carries out parallel-serial conversion of new label L' converted in the CMOS processing circuit 23, and outputs it to an optical modulator 24. - 特許庁

ラインセンサＣＣＤ１〜ＣＣＤ５によって読み取った画像信号を１６ビットのデジタル信号Ａ（ｎ）、Ｂ（ｎ）に変換した後、マルチプレクサ４４によりビット数の少ない８ビットの分割信号Ｄｏｕｔに変換し、パラレル／シリアル変換器４６で１ビットのシリアル信号Ｓｏｕｔとして信号処理回路４０に出力する。例文帳に追加

Image signals read with line sensor CCD 1 to 5 are converted to 16 bit digital signals A(n) and B(n), then converted to an 8-bit divided signal Dout by using a multiplexer 44, and outputted to a signal processing circuit 40 as a 1 bit serial signal Sout by using a parallel/serial converter 46. - 特許庁

また、シリアルパラレル変換部１０３の第２の加算部７３７は、パラレルシリアル変換部１０２の第１の加算部５０４が画像データを加算して作成した第１の加算データと第２の加算部７３７が上記画像データを加算した第２の加算データとが異なっている場合にサムチェックエラー信号を出力する。例文帳に追加

Also, a second addition part 737 of the serial/parallel conversion part 103 outputs a sum check error signal when first addition data prepared by adding image data by a first addition part 504 of the parallel/serial conversion part 102 and second addition data prepared by adding the image data by the second addition part 737 are different. - 特許庁

シリアルパラレル変換回路、パラレルシリアル変換回路等の高速動作回路を内蔵し、しかも一般的な半導体集積回路検査装置による高速動作回路の検査が可能であり、さらに半導体集積回路装置内の高速信号配線間のクロストークの影響の低減も可能な半導体集積回路装置を提供すること。例文帳に追加

To provide a semiconductor integrated circuit device having a built-in high-speed operation circuit such as a serial-parallel conversion circuit or a parallel-serial conversion circuit, capable of inspecting the high-speed operation circuit by a general semiconductor integrated circuit inspection device, and reducing an influence of a cross talk between high-speed signal wires in the semiconductor integrated circuit device. - 特許庁

エンコーダ５とパラレルシリアル変換器６は通信コントローラ４からの指令に従い、フレームの始まりを示すシリアル通信信号を出力後、ＦＩＦＯ３と巡回符号演算器８から出力されるデータをシリアル信号に変換し、フレームの終了を示すシリアル信号を出力する。例文帳に追加

An encoder 5 and a parallel- serial converter 6, after outputting a serial communication signal indicating the start of frames, converts data outputted from the FIFO 3 and a cyclic code computing element 8 into a serial signal according to the command from the communication controller 4 and outputs a serial signal indicating the end of the frames. - 特許庁

一方、ファインモードでは、複数ビットのテスト出力データの２ビット毎（ＴＤ０，ＴＤ１およびＴＤ２，ＴＤ３）を１ビットに圧縮した圧縮データＴＤ０１およびＴＤ２３を、パラレルシリアル変換回路１３０によって１シリアルデータに変換した上で、データＤＱ０として順次出力される。例文帳に追加

On the other hand, in the fine mode, a parallel-serial conversion circuit 130 converts compression data TD01 and TD23 obtained by compressing every 2 bits (TD0, TD1 and TD2, TD3) of the test output data of the plurality of bits to one bit into one piece of serial data and then sequentially outputs the one piece of serial data as data DQ0. - 特許庁

データ転送制御装置は、データの符号化と特殊コードの生成を行うエンコード回路５４と、エンコード回路５４からのパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路５６と、シリアルデータを受け、特殊コードとデータをシリアル信号線を介して送信するトランスミッタ回路ＯＵＴＴＸを含む。例文帳に追加

The data transfer control apparatus comprises an encode circuit 54 for encoding data and generating special codes, a parallel/serial conversion circuit 56 for converting parallel data from the encode circuit 54 into serial data, and a transmitter circuit OUTTX for receiving the serial data and transmitting the special codes and the data via a serial signal line. - 特許庁

ＡＮＤ回路１１の出力がＬｏｗになった時点でステータス設定回路６にデータがあれば、ステータス設定回路６のポートＦＵＬＬのレベルがＨｉｇｈに保持されるから、ＡＮＤ回路１３の出力がＨｉｇｈになり、ステータス設定回路６のデータがパラレル／シリアル変換器５に転送される。例文帳に追加

When some data exist in a status setting circuit 6 at the time of the low state of the output of an AND circuit 11, the level of the port FULL of a status setting circuit 6 is held so as to be high, and the output of an AND circuit 13 is turned to be high, and the data of the status setting circuit 6 are transferred to a parallel/serial converter 5. - 特許庁

ＦＩＦＯメモリは、複数のメモリセルをマトリクス状に配置したメモリアレイ１１と、クロック信号ＡＲＣＫに同期してカウントアップし、読み出し用アドレスを生成するアドレスカウンタ１５ａと、アドレスカウンタ１５ａにより生成された読み出し用アドレスを外部に出力するパラレル／シリアル変換回路２３とを有する。例文帳に追加

A FIFO memory has a memory cell array 11 in which a plurality of memory cells are arranged in a matrix state, an address counter 15a synchronizing with a clock signal ARCK, counting up, and generating an address for read-out, and a parallel/serial converting circuit 23 outputting an address for read-out generated by the address counter 15a to the outside. - 特許庁

メモリセルアレイＳＡｅ等、一番最初に読み出すビットのデータが含まれるｅｖｅｎデータの記憶部を入出力パッドＰＡに近い側に配置し、読出時には一番最初の読出データを常にパラレル−シリアル変換回路からの配線が短い方を介してマルチプレクサＭＵＸへ伝達する。例文帳に追加

A storage section of even data in which data of a bit read out first are included such as the memory cell array SAe and the like is arranged to a side closing to an input/output pad PA, at the time of read-out, the first read-out data are transmitted always to the multiplexer MUX through a shorter wiring from a parallel-serial conversion circuit. - 特許庁

しかしながら、本発明では、復調手段２６のタイミング同期部１３が、遅延検波部８から出力されるディジタル信号を用いて復号部１０におけるシンボル同期タイミングを決定するので、シンボル同期タイミングが決定するまでの間は後段の復号部１０及びパラレル／シリアル変換部１１が動作を停止することができる。例文帳に追加

According to the present invention, however, since the timing synchronization unit 13 of a demodulating means 26 determines symbol synchronization timing of a decoding unit 10 using a digital signal output from a delay detection unit 8, the decoding unit 10 and a parallel/serial conversion unit 11 in post-stages can stop operating before the symbol synchronization timing is determined. - 特許庁

例えば、電源投入直後等でタイミング調整が実行されていない状態およびタイミング調整中においては、光伝送路へ流れるシリアル信号は、タイミング調整制御回路３１でパラレル信号として生成され、パラレル信号切換えの回路２１１およびパラレルシリアル変換回路４１１を介して、光伝送路を通って相手装置のタイミング調整制御回路へ入力される。例文帳に追加

While the timing control is not executed just after a power source is turned on or during the timing control, for example, a serial signal that flows to an optical transmission line, is generated as a parallel signal in the timing control circuit 31 and is inputted through the optical transmission line to a timing control circuit in a counter apparatus via the parallel signal switching circuit 211 and a parallel/serial conversion circuit 411. - 特許庁