「パリティ変換」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

低密度パリティチェックコーディングにおける低密度パリティチェック行列の変換において、パリティ情報生成のための演算量を減少させる。例文帳に追加

To reduce the amount of operation for generating parity information, in the conversion of a low-density parity check matrix in low-density parity check coding. - 特許庁

ブロック内の変換係数の和を求め、この和のパリティ（奇数又は偶数）を判定する。例文帳に追加

Sum of the transform coefficients in the block is obtained and the parity (odd or even number) of the sum is discriminated. - 特許庁

パリティ生成器は、ｎ個のクライアント装置から受けたデータ信号を用いてパリティ信号を生成し、生成したパリティ信号およびｎ個のクライアント装置から受けたデータ信号を（ｎ＋１）個の波長変換装置に送信する。例文帳に追加

The parity generator generates a parity signal by using data signals received from the client devices of the number of n and transmits the generated parity signal and the data signals received from the client devices of the number of n to the wavelength conversion devices of the number of (n+1). - 特許庁

変換されたセルデータはパリティチェック部５６に送られて水平パリティビットがチェックされた後、出力部３８を経てデータバス１２ｂにより伝送される。例文帳に追加

The converted cell data are fed to a parity check section 56, where the horizontal parity bit is checked and outputted through a data bus 12b via an output section 38. - 特許庁

送信機は、入力される情報データに関して、構造的低密度パリティ検査符号を用いて構造的低密度パリティ検査符号化を行い、構造的低密度パリティ検査符号化を遂行して生成された構造的低密度パリティ検査符号語を、所定のサイズのグループ単位で並列変換してデータを送信する。例文帳に追加

A transmitter performs structural low-density parity check coding, with respect to inputted information data by using the structural low-density parity check codes, and parallel conversion of structural low-density parity check code words generated by carrying out the structural low-density parity check coding is performed, in units of groups of predetermined size, and the data are transmitted. - 特許庁

画素成分単位にパリティービットを付加して画素を画像メモリに記憶する手段と、レンダリング後にこれらを走査してビデオ信号に変換する際、パリティービットを検査し、エラーがある場合にはパリティーエラー検出点近傍の複数の画素をフィルタリングして得られた値をパリティーエラー画素と置き換える手段をもつ画素復元回路。例文帳に追加

This pixel restoration circuit comprises a means for storing pixels with parity bits added in a pixel component unit, and a means for inspecting the parity bits at the scanning of the pixels, after rendering to convert them to video signal, and substituting, in case of an error detected, a value obtained by filtering a plurality of pixels in the vicinity of the parity error detection point by a parity error pixel. - 特許庁

高速インタフェース回路10では、受信シリアルデータ100 をパラレルデータ102 に変換し、そのパラレルデータ102 のパリティビット104 を生成する。例文帳に追加

A high-speed interface circuit 10 converts received serial data 100 into parallel data 102 and generates a parity bit 104 of the parallel data 102. - 特許庁

処理部５２は、セルデータのビット幅を２倍に変換して空き領域４２を生成し、この空き領域に水平パリティビットを挿入する。例文帳に追加

A processing section 52 converts a bit width of cell data twice to generate an idle area 42 and the horizontal parity bit is inserted to the idle area. - 特許庁

符号状態が同一となった時点までの符号系列のパリティが異なるような符号変換表を用いて符号化を行う。例文帳に追加

To carry out encoding by using a code conversion table in which parities of code sequences are different until the time when code states become identical. - 特許庁

また、受信機は、多数の並列データを受信し、その受信したデータを所定のサイズのグループ単位で直列変換した後に、該グループ単位で直列変換したデータに関して、構造的低密度パリティ検査符号を用いて構造的低密度パリティ検査復号化を行う。例文帳に追加

Moreover, a receiver receives a large number of pieces of parallel data, and after series conversion of the received data has been performed in units of groups of the predetermined size, structural low-density parity check decoding is performed, by using the structural low-density parity check codes, with respect to the data whose series conversion have been performed in the group units. - 特許庁

送信したい複数ビットデータについて、送信器にパリティ生成器を備え、複数のパラレル−シリアル変換器のそれぞれに入力される複数ビットデータに対して水平パリティを生成し、前記パラレル−シリアル変換器から出力される複数のシリアルデータに対して垂直パリティを生成する構成とする。例文帳に追加

In the method of transmitting data, a transmitter is provided with a parity generator which generates horizontal parity for a plurality of bit data respectively inputted to the plurality of parallel-to-serial conversions and vertical parity for a plurality of serial data outputted from the parallel-to- serial conversions with respect to a plurality of bit data to be transmitted. - 特許庁

１ｓｉｄｅ１１のシリアルパラレル変換回路１１１は、シリアル信号ｓ１３をパラレル信号ｓ１４、パリティ信号ｐ１１、タイミング信号ｔ１０を復元し、パリティチェック回路１１２はパラレル信号ｓ１４をパリティ信号ｐ１１でチェックし正常であれば状態保持回路１１３に状態信号として出力ｓ１５して保持し、異常であれば保持データをクリアする。例文帳に追加

The serial/parallel conversion circuit 111 of a 1 side 11 restores the serial signals s13 to the parallel signals s14, parity signals p11 and the timing signals t10 and a parity check circuit 112 checks the parallel signals s14 by the parity signals p11, outputs s15 them to a state holding circuit 113 as state signals to be held when they are normal and clears holding data when they are abnormal. - 特許庁

順次走査画像は飛越し走査画像の両パリティのフィールドを含むことになるので、設定された再生速度にて応じて、その順次走査画像を出力用飛越し走査画像のフォーマットに合うように変換することで、いずれの再生速度でも適正なパリティの飛越し走査画像が得られる。例文帳に追加

Since the scanning images include the field of both the parities of the interlaced scanning images, the scanning images are successively converted so as to be matched with the format of output interlaced scanning images, so that the interlaced scanning images of the proper parity can be obtained at any reproduction speed. - 特許庁

復号器は、パリティ信号およびｎ個のクライアント装置に伝送されるデータ信号を（ｎ＋１）個の波長変換装置から受け、データ信号の１つに障害が発生したとき、障害が発生したデータ信号をパリティ信号を用いて復号する。例文帳に追加

The decoder receives the parity signal and the data signal transmitted to the client devices of the number of n from the wavelength conversion devices of the number of (n+1); and decodes a data signal with a trouble occurred by using the parity signal when the trouble occurs in one of the data signals. - 特許庁

順次走査画像は飛越し走査画像の両パリティのフィールドを含むことになるので、設定された再生速度にて応じて、その順次走査画像を出力用飛越し走査画像のフォーマットに合うように変換することで、いずれの再生速度でも適正なパリティの飛越し走査画像が得られる。例文帳に追加

Since the progressive scanning image includes the field of both parities of the interlaced scanning, the progressive scanning image is converted to be matched with the format of the interlaced scanning image for output in response to set reproduction sped, so that the interlaced scanning image of the proper parity can be obtained even at any reproduction speed. - 特許庁

低密度パリティ検査符号の復号において、各符号ビットを雑音の分散に応じた値に変換する事前処理を省略して計算負荷または記憶領域を削減する。例文帳に追加

To reduce a calculation load or a storage area by omitting prior processing of converting each code bit to a value based on noise variance with respect to decoding of a low density parity check code. - 特許庁

ＲＡＩＤを構成するＨＤＤが故障した場合に、当該ＨＤＤが復旧するまでの間、他のＨＤＤに記憶されたパリティデータを通常データに変換し、冗長性レベルを下げた状態で稼働させる。例文帳に追加

In the event of a failure of the HDD constituting the RAID, parity data stored in another HDD is converted to general data until the HDD is restored, whereby the operation is performed on a reduced redundancy level. - 特許庁

ＳＤＨ端局装置２から送信された光信号Ｓ２が、トランスポンダ２４内で電気信号に変換された後に、ＳＤＨのＳＯＨ内のパリティデータＢ１，Ｂ２に基づいて誤り発生の有無が判断される。例文帳に追加

A transponder 24 converts an optical signal sent from an SDH (synchronous digital hierarchy) terminal station device 2 into electrical signal and discriminates the occurrence of errors in the signal on the basis of parity data in an SOH(section overhead) of the SDH. - 特許庁

８チャンネルのオーディオデータがブロック１１に供給され、ＲＡＭ１３でレート変換され、ブロック１４で外符号パリティを付されパケット化される。例文帳に追加

Audio data of 8 channels are supplied to a block 11, rate- converted by RAM 13 (A, B), an outer code parity is given by a block 14, and packetized. - 特許庁

デジタル情報系列に対して、記録再生系の要求に応じた形態に変換するための変調処理を施し、ダミービットを付加し、さらに、誤り訂正用のパリティビット系列を付加する。例文帳に追加

The digital information sequence is processed by transformation into the form according to the request from the recording and reproducing system, a dummy bit is added thereto and further the parity bit sequence for error correction is added. - 特許庁

パリティ生成・挿入部１３では、ＬＤＰＣ符号の生成行列を用いた演算で検査ビット列を求め、各検査ビットを３ビットの変換符号（１つの反転ビットを含む）へ割り当て、各変換符号を情報語列に挿入して出力する。例文帳に追加

A parity generation/insertion part 13 obtains an inspection bit string by calculation using the generation matrix of LDPC codes, each inspection bit is allocated to a 3-bit conversion code (including one inverted bit), and each conversion code is inserted into the information word string to be outputted. - 特許庁

複数ビットデータを複数のパラレル−シリアル変換により複数のシリアルデータに変換して伝送するデータ伝送方法において、パリティ付複数データビットを作成する時間を縮小し、高速にデータ伝送を実現する。例文帳に追加

To achieve high-speed data transmission by a method of transmitting data by which a plurality of bit data is transmitted by converting the data into a plurality of serial data by means of a plurality of parallel-to-serial conversions by shortening the preparing time of a plurality of data bits with parity. - 特許庁

本発明のデータ伝送装置では、送信すべきデータが格納されたメモリからデータが読み出され、パケット処理回路により、読み出されたデータが通信プロトコルに従う形式のパケットに変換され、パリティ処理回路により、生成されたパケットにパリティビットが付加され、伝送路を介してデータが送信される。例文帳に追加

In the data transmission equipment data to be transmitted is read out from a memory, converted by a packet processing circuit into a packet having a format conforming to a communication protocol, and affixed with a parity bit by a parity processing circuit before being transmitted through a transmission line. - 特許庁

第２のエラー検出方式に則った通信装置は、データＡを送信する際には、データＡからパリティー生成行列Ｇｐを用いてパリティーＱａを生成した後、Ｑａ＋Ｐａを加算することで冗長データＰａに変換して送信し、第１のエラー検出方式に則った通信装置側でもそのままエラー検出若しくはエラー検出訂正を可能にする。例文帳に追加

A communication device complying with a second error detection method enables a communication device complying with a first error detection method to enable error detection or error detection and correction by transmitting redundant data Pa which are obtained by generating parity Qa with a parity generation matrix Gp from data A and then converting with Qa+Pa addition for transmitting the data A. - 特許庁

０ｓｉｄｅ１０のパリティ生成回路１０１は、各信号線の入力信号ｓ１１に冗長ビットを付加してパラレル信号ｓ１２、ｐ１０とし、パラレルシリアル変換回路１０３はタイミング信号ｔ１０によりシリアル信号ｓ１３に多重して出力する。例文帳に追加

The parity generation circuit 101 of a 0 side 10 adds redundant bits to the input signals s11 of respective signal lines and attains parallel signals s12 and p10 and a parallel/serial conversion circuit 103 multiplexes them to serial signals s13 by timing signals t10 and outputs them. - 特許庁

記録再生系の要求に応じた形態に変換するための変調処理が施されたデジタル情報系列に所定パターンのダミーシンボルを付加したデータ系列に対して、誤り訂正用のパリティビット系列を生成する。例文帳に追加

A parity bit sequence for error correction is generated to a data sequence with a dummy symbol of a predetermined pattern added to a digital information sequence subjected to conversion processing for change to a form according to a request of a recording and reproduction system. - 特許庁

走査変換装置１において、第１の補間画素生成部１２が、同パリティの２つのフィールドの画像間で検出される動きベクトルに基づいて、２つのフィールドの画像のうち一方について、存在しないラインの補間画素を生成する。例文帳に追加

In a scan conversion apparatus 1, a first interpolated pixel generating unit 12 generates an interpolated pixel of a nonexisting line of one of the images of between two fields, based on a motion vector detected between the images of two fields of the same parity. - 特許庁

映像信号のフレーム周波数（例えば、２４Hzや３０Hz）の比率に応じて、音声データに付加するアウタパリティ数を変えることで、外符号長を同一とし、サンプリング周波数を変換することなく、記録再生する音声データのサンプリング周波数やビット数を同一とする。例文帳に追加

Changing an outer parity number added to audio data in response to a ratio of a frame frequency (e.g. 24 Hz or 30 Hz) of a video signal can keep the outer code length the same so as to make the sampling frequency and number of bits of audio data to be recorded/reproduced identical without the need for converting the sampling frequency. - 特許庁

受信された入力メッセージを、ＬＤＰＣコードの発生器マトリックスを使用しないでＬＤＰＣコードのパリティチェックマトリックスだけを使用してＬＤＰＣコードワードに変換し、ＬＤＰＣコードワードを出力することを特徴とする。例文帳に追加

A received input message is converted into an LDPC code word by using a parity check matrix of an LDPC code alone without using a generator matrix of the LDPC code, and the LDPC code word is outputted. - 特許庁

送信装置１のフレーム変換部１１〜１８は、Ｄｕａｌ Ｌｉｎｋ ＨＤ−ＳＤＩ信号を入力し、ＨＡＮＣデータ並びに画素データのパリティビット及びスタッフビットを廃棄し、ＳＤＩクロックによるＨＤ−ＳＤＩ信号のデータ列をＳＯＮＥＴクロックによるデータ列に変換し、ＯＣ−１９２フレームに収容して広域網３へ送信する。例文帳に追加

Frame conversion portions 11-18 of a transmitter 1 input Dual Link HD-SDI signals, discard parity bits and staff bits of HANC data and pixel data, convert data sequences of the HD-SDI signals by SDI clocks into data sequences by SONET clocks and house the data sequences in an OC-192 frame for transmission to a wide area network 3. - 特許庁

制御装置１は、アドレス変換テーブル７を利用して、ホストコンピュータ１０により使用されている有効な論理ブロックの論理アドレスを検索し、その有効な論理アドレスに対応する物理アドレスの物理ブロックが含まれる物理ストライプのみをディスクアレイ２から読み込んで、そのストライプを対象とするパリティ処理を行う。例文帳に追加

A controller 1 utilizes an address conversion table 7 to retrieve a logical address of an available logical block being used by a host computer 10 and reads only a physical stripe including the physical block having a physical address corresponding to the retrieved logical address from a disk array 2 and performs parity processing with the stripe as the object. - 特許庁

この発明は、デジタル情報系列及びそれに付加する誤り訂正用のパリティビット系列に対して、記録再生系の要求に応じた形態への変換処理を簡易な構成で行なうことができ、しかも記録するデータ長も短くし得る誤り訂正処理装置及び誤り訂正処理方法を提供することを目的としている。例文帳に追加

To provide a device and a method for processing error correction, capable of processing a digital information sequence and an error correction parity sequence added thereto by transformation into a form according to a request from a recording and reproducing system with a simple configuration, moreover, capable of shortening also a data length to be recorded. - 特許庁

この発明は、デジタル情報系列及びそれに付加する誤り訂正用のパリティビット系列に対して、記録再生系の要求に応じた形態への変換処理を容易に行なうことができ、しかも記録するデータ長も短くし得る誤り訂正処理装置及び誤り訂正処理方法を提供することを目的としている。例文帳に追加

To provide an error correction processing device and an error correction processing method which can easily perform conversion processing of a digital information sequence and a parity bit sequence for error correction to be added to it, to a form responding to a request of a recording and reproduction system and also can shorten recording data length. - 特許庁

入力信号１００ｓを生成多項式除算回路１０１、復号パリティチェック変換回路１０３、加算回路１０４、多数決論理判定回路１０５で処理し、更に加算回路と多数決論理判定回路からの出力と入力モード信号１１３ｓとを誤り訂正完了信号発生回路１０９で処理して誤り訂正完了信号１０９ｓを生成する。例文帳に追加

An input signal 100s is processed by a generating polynomial dividing circuit 101, a decoding parity check converting circuit 103, an adding circuit 104, and a majority decision logic deciding circuit 105 and further the outputs from the adding circuit 104 and majority decision logic deciding circuit 105 and an input mode signal 113s are processed by an error correction completion signal generating circuit 109 to generate an error correction completion signal 109s. - 特許庁

それぞれの演算段階で入力データのインデックス値から得られるパリティ値によって分類されて２個のシングルポートメモリに保存されたＮポイントのデータ対に対して一つのクロックサイクルごとに２回のｒａｄｉｘ−２ バタフライ演算を行ってその演算結果を２個のシングルポートメモリに保存することによって、ＦＦＴ演算を行う高速フーリエ変換（ＦＦＴ）プロセッサ。例文帳に追加

The fast Fourier transformation (FFT) processor performs twice radix-2 butterfly computation for every one clock cycle to a pair of data of N points which is classified by a parity value obtained from an index value of input data in each computing step and stored in two single port memories, stores an computing result in the two single port memories to perform FFT operation. - 特許庁