「Bit-line」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

BIT-LINE CONTACT AND FORMING METHOD THEREFOR例文帳に追加

ビット線コンタクトおよびその形成方法 - 特許庁

A connecting circuit 21 connects the first bit line and the second bit line to the sense amplifier 12A during pre-charge operation for pre-charging the first bit line and the second bit line.例文帳に追加

第１のビット線と第２のビット線をプリチャージするプリチャージ動作時に、接続回路２１は第１のビット線と第２のビット線をセンスアンプ１２Ａに接続する。 - 特許庁

When data of a memory cell MC are read to a bit line (a selecting bit line) BL1, a reference potential is supplied to a bit line (a reference bit line) BL2 from the cell DC.例文帳に追加

メモリセルＭＣのデータがビット線（選択ビット線）ＢＬ１に読み出されるとき、ビット線（参照ビット線）ＢＬ２には、ダミーセルＤＣから参照電位が供給される。 - 特許庁

FORMING METHOD FOR BIT LINE OF FLASH MEMORY ELEMENT例文帳に追加

フラッシュメモリ素子のビットライン形成方法 - 特許庁

METHOD OF FORMING BIT-LINE OF SEMICONDUCTOR DEVICE例文帳に追加

半導体素子のビットライン形成方法 - 特許庁

METHOD FOR FORMING BIT LINE OF SEMICONDUCTOR DEVICE例文帳に追加

半導体装置のビットライン形成方法 - 特許庁

A bit line 61a and the inverse of a bit line 61b are situated in the fifth-layer conductive layer.例文帳に追加

第５層導電層には、ビット線６１ａ、／ビット線６１ｂが位置している。 - 特許庁

The bit line 14 and the bit line 16 are connected with the same sense amplifier 12.例文帳に追加

ビット線１４およびビット線１６は、同一のセンスアンプ１２に接続されている。 - 特許庁

A bit line 61a and the inverse of a bit line 61b are arranged in the fifth-layer conductive layer.例文帳に追加

ビット線６１ａ、／ビット線６１ｂは第５層導電層に配置されている。 - 特許庁

A bit line contact 16 is provided constantly away from the related bit line 12.例文帳に追加

ビット線コンタクト（１６）は、関連するビット線（１２）に均等に離れて配置される。 - 特許庁

Then, a bit line pattern is demarcated on the substrate, and besides a bit line is made.例文帳に追加

その後、基板上に一つのビット線パターンを画定し且つビット線を形成する。 - 特許庁

To reduce variations in a negative potential of a bit line even if the number of cells per bit line differ and a bit line capacity changes.例文帳に追加

ビット線当たりのセル数が異なりビット線容量が変化する場合においても、ビット線の負電位の変動を低減する。 - 特許庁

This enlargement is performed after the plate-line/bit-line voltage a has been raised, by using a plate-line/bit-line driving method.例文帳に追加

この拡大は、プレート線／ビット線駆動方法を用いて、プレート線／ビット線電圧を上昇した後に行われる。 - 特許庁

The memory cell is connected with a first bit line 2a, a second bit line 2b and a word line 3.例文帳に追加

このメモリセルには、第１のビット線２ａ、第２のビット線２ｂ、およびワード線３が接続されている。 - 特許庁

In top view, the bit line interval of the first paired bit line BM/BM is wider than that of the second paired bit line BS/BS, with the second paired bit line BS/BS provided between the first paired bit line BM/BM.例文帳に追加

平面視にて、第１のビット線対ＢＭ，／ＢＭのビット線間隔が、第２のビット線対ＢＳ，／ＢＳのビット線間隔よりも広く、第１のビット線対ＢＭ，／ＢＭの間に第２のビット線対ＢＳ，／ＢＳが配置される。 - 特許庁

A bit line BL [i+1] is made 0 V, and a bit line BL [i] is connected to a sense amplifier.例文帳に追加

ビット線ＢＬ［ｉ＋１］は０Ｖとし、ビット線ＢＬ［ｉ］をセンスアンプに接続する。 - 特許庁

SEMICONDUCTOR MEMORY AND BIT LINE CONTROL METHOD例文帳に追加

半導体メモリおよびビット線制御方法 - 特許庁

This nonvolatile semiconductor memory device comprises the normal bit line and the dummy bit line.例文帳に追加

本発明の不揮発性半導体メモリ装置は、ノーマルビット線及びダミービット線を備える。 - 特許庁

The bit-line load circuit 2 supplies always the prescribed current to the read-bit line.例文帳に追加

ビット線負荷回路２は、常時、リードビット線に対して所定の電流を供給する。 - 特許庁

A protective layer which covers and protects a bit line, and the bit line is formed on a semiconductor substrate.例文帳に追加

半導体基板上にビットラインとビットラインを覆って保護する保護層を形成する。 - 特許庁

Then, by exchanging the adjacent bit lines through bit line crossing, inter bit line noise is reduced.例文帳に追加

そして、ビット線クロスによって隣接ビット線の入れ替えを行うことで、ビット線間のノイズの低減化を達成する。 - 特許庁

There are more than two diffusion bit lines per metal bit line.例文帳に追加

金属ビット線当たり３つ以上の拡散ビット線が存在する。 - 特許庁

In other words, the bit line and a bit bar line are sensed by the sense amplifier connected to each of the bit-line pairs connected to the other precharge circuits.例文帳に追加

すなわち、ビットライン及びビットバーラインは、他のプリチャージ回路に連結された各ビットライン対と連結されるセンスアンプにより感知される。 - 特許庁

A bit line BL [i+1] is set to bit line voltage for program (5 V), and a bit line BL [i+2] is not set to 0 V but Vdd.例文帳に追加

ビット線ＢＬ［ｉ＋１］にプログラム用ビット線電圧（５Ｖ）に設定し、ビット線ＢＬ［ｉ＋２］を０ＶでなくＶｄｄに設定した。 - 特許庁

The memory cell MC1 to memory cell MCm, a bit line insertion capacitance Cb1 and a bit line parasitic capacitance Ck1 are connected to the bit line BL.例文帳に追加

ビット線ＢＬには、メモリセルＭＣ１、・・・、メモリセルＭＣｍ、ビット線挿入キャパシタＣｂ１、及びビット線寄生容量Ｃｋ１が接続される。 - 特許庁

The reduced area memory cell circuit includes: word lines relating to each bit line of a set of bit lines, a first word line for selecting a subset of the set of bit lines, a second word line for selecting a bit line of the subset of bit lines, and a memory cell for storing a bit value on the selected bit line.例文帳に追加

減少された面積のメモリセル回路は、ビット線の組みの各ビット線に関連するワード線と、ビット線の組みのサブセットを選択する第１のワード線と、ビット線のサブセットの１つのビット線を選択する第２のワード線と、選択されたビット線上のビット値を格納するメモリセルを有する。 - 特許庁

This device is provided with a bit line selecting means making bit lines corresponding to a memory element reading out stored contents from plural bit lines constituting a memory element array a selection state and a bit line grounding means grounding selectively a bit line being adjacent to a bit line selected by this bit line selecting means.例文帳に追加

メモリ素子アレイを構成する複数のビット線から記憶内容を読み出すべきメモリ素子に対応するビット線を選択状態するビット線選択手段と、このビット線選択手段が選択したビット線に隣接するビット線を選択的に接地するビット線接地手段とを備えた。 - 特許庁

METHOD OF FORMING BIT LINE OF SEMICONDUCTOR MEMORY ELEMENT例文帳に追加

半導体メモリ素子のビットライン形成方法 - 特許庁

The phase change memory device is provided with a first and second bit line selection circuits, and the first and second bit line selection circuits enhance the slew rate of bit line signals which drive a local bit line.例文帳に追加

相変化メモリ装置は、第１及び第２ビットライン選択回路を備え、第１及び第２ビットライン選択回路は、ローカルビットラインを駆動するビットライン信号のスルー率を向上させる。 - 特許庁

To prevent reduction in a potential of a selected bit line due to an action of a coupling capacitance between a selected bit line and a non-selected bit line, and reduce current consumption in the non-selected bit line.例文帳に追加

選択ビット線と非選択ビット線間のカップリング容量の作用による、選択ビット線の電位低下を防ぐとともに、非選択ビット線での消費電流を低減する。 - 特許庁

Then, the bit line setting voltage VB1 and the bit line bar setting voltage VB2 are differentially impressed to the sense amplifier, to which the bit line and the bit line bar are connected, and the operating margin is measured.例文帳に追加

そして、ビット線とビット線バーが接続されているセンスアンプに、ビット線設定電圧（ＶＢ１）とビット線バー設定電圧（ＶＢ２）が差動的に印加され、動作マージンが測定される。 - 特許庁

STATIC RANDOM ACCESS MEMORY COMPRISING GLOBAL BIT LINE例文帳に追加

グローバルビット線を有するスタティックランダムアクセスメモリ - 特許庁

BIT LINE PRECHARGE CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE例文帳に追加

半導体メモリ装置のビットラインプリチャージ回路 - 特許庁

The device is provided with cell arrays of one or more including a plurality of bit line pairs and a plurality of bit line equalizers, and the first bit line sense amplifying unit and the second bit line sense amplifying unit which are connected alternately to the plurality of bit line pairs and receive respective bit line equalization signals, the plurality of bit line equalizers are connected each other through a signal line.例文帳に追加

複数のビットライン対及び複数のビットライン均等化部を含む１つ以上のセルアレイと、前記複数のビットライン対に交互に接続され、それぞれのビットライン均等化信号を受信する第１ビットラインセンスアンプ部及び第２ビットラインセンスアンプ部とを備え、前記複数のビットライン均等化部が、信号線を介して互いに接続される。 - 特許庁

To simultaneously form a line interconnection of a bit line or the like and borderless contact to a diffused part such as bit line contact.例文帳に追加

ビットラインなどのライン相互結線と、ビットライン・コンタクトなどの拡散部へのボーダレス・コンタクトとを同時に形成する。 - 特許庁

In order to reduce the number of pieces of wiring, the writing bit line or the bias line in the other row is substituted for the reading bit line.例文帳に追加

配線数を減らすために、読み出しビット線を書き込みビット線や他の列のバイアス線で代用する。 - 特許庁

As a dummy bit line is arranged between bit lines of adjacent memory regions, it can be prevented that voltage variation of a bit line affects a bit line of the other region.例文帳に追加

隣接するメモリ領域のビット線の間にダミービット線が配線されるため、ビット線の電圧変化が他のメモリ領域のビット線に影響することを防止できる。 - 特許庁

In the case where the data bit to be applied to the bit line 20 matches the data value to be stored in the transistor 12, the data bit to the complementary bit line turns on the transistor 32 and grounds a match line 34.例文帳に追加

バイアス回路は、格納されているデータビットと同一の論理レベルを持ったデータビットがビット線へ印加される場合にマッチ（一致）信号を発生する。 - 特許庁

Bit lines BL1 and BL2 constitute the same pair of bit lines, and the bit line BL2 acts as a complementary line /BL1 for the bit line BL1 at the time of data reading.例文帳に追加

ビット線ＢＬ１およびＢＬ２は同一のビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。 - 特許庁

A write-in bit line selecting part 5 selects a bit line performing simultaneously write-in out of all bit lines during write-in is selected, and a read-out bit line selecting part 6 selects a bit line performing output of data during read-out.例文帳に追加

書き込みビット線選択部５は、書き込み時に、全ビット線の中から同時に書き込みを行うビット線を選択し、読み出しビット線選択部６は、読み出し時に、データの出力を行うビット線を選択する。 - 特許庁

In a fourth layer, a bit line, a bit line/, a VSS wiring and the VDD wiring (all are not shown in the drawing) are provided.例文帳に追加

第４層には、図示しないビット線、ビット線／、Ｖ_SS配線、Ｖ_DD配線が配置されている。 - 特許庁

To provide a method of forming the bit line of a semiconductor element for reducing the resistance of the bit line.例文帳に追加

ビットラインの抵抗を減らすための半導体素子のビットライン形成方法を提供する。 - 特許庁

A bit line contact 20 is formed in the contact hole 8 and moreover a bit line 21 is also formed therein.例文帳に追加

そのコンタクトホール８内に、ビットラインコンタクト部２０を形成し、さらにビットライン２１を形成する。 - 特許庁

Each source/drain region is connected electrically to a bit line through one bit line contact.例文帳に追加

ソース／ドレイン領域は、各々１個のビットラインコンタクトを通じてビットラインと電気的に連結されうる。 - 特許庁

To provide a memory having a bit line load provided with automatic bit line precharge and equalization.例文帳に追加

自動ビット・ライン・プリチャージおよび等化を備えたビット・ライン負荷を有するメモリが提供される。 - 特許庁