「Bit-line」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

The semiconductor memory device is provided with a memory cell MC and bit line sense amplifiers 7B.例文帳に追加

メモリセルＭＣと、ビット線センスアンプ７Ｂとを備える。 - 特許庁

Columns of mutually adjoining memory cells share the second bit line.例文帳に追加

互いに隣接するメモリセルのカラムは第２のビット線を共有する。 - 特許庁

Common mode noise caused on the bit line couples BLA, BLB is also removed.例文帳に追加

また、ビット線対ＢＬＡ，ＢＬＢに発生した同相ノイズを除去できる。 - 特許庁

PULL-UP CIRCUIT WHICH CAN COMPENSATE LEAKAGE CURRENT OF BIT LINE例文帳に追加

ビットラインの漏洩電流が補償できるプルアップ回路 - 特許庁

In reading the memory cell 03, a bit line BL23 connected to a drain is connected to a voltage source Vd through a main bit line MBL[3] for application of a prescribed voltage, and a bit line BL24 connected to a source is connected to a sense amplifier 71 through a main bit line MBL[0].例文帳に追加

メモリセル０３の読み出しにおいて、ドレインに接続されたビット線ＢＬ２３はメインビット線ＭＢＬ［３］を介して電圧源Ｖｄに接続されて所定電圧が印加され、ソースに接続されたビット線ＢＬ２４はメインビット線ＭＢＬ［０］を介してセンスアンプ７１に接続される。 - 特許庁

Bit line data are detected and amplified by a sense amplifier 5.例文帳に追加

ビット線データはセンスアンプ５により検知増幅される。 - 特許庁

A first bit line BL is connected electrically to the other end of the memory cell.例文帳に追加

第１ビット線ＢＬはメモリセルの他端と電気的に接続されたる。 - 特許庁

A dummy bit line is formed so as to extend in a row direction.例文帳に追加

ダミービット線は、ロウ方向に延びるように形成される。 - 特許庁

A bit line is connected to one end of the selection transistor.例文帳に追加

ビット線は、前記選択トランジスタの一端に接続される。 - 特許庁

After that, refresh is performed by writing a bit line potential again.例文帳に追加

その後ビット線電位の再書き込みによりリフレッシュを行う。 - 特許庁

The sense amplifier SA amplifies a potential difference between the first and the second bit line.例文帳に追加

センスアンプＳＡは、第１、第２ビット線の電位差を増幅する。 - 特許庁

To provide a bit line selector switch connected to a back plane.例文帳に追加

バックプレーンに接続されたビット線セレクタ・スイッチを提供する。 - 特許庁

Concerning this semiconductor memory device, when a high level signal is outputted from a test signal generating circuit 7, MOS transistors M1 and M2 are turned on, a bit line setting voltage VB1 is impressed to a bit line BL and a bar bit line bar setting voltage VB2 is impressed to a bit line bar /BL respectively.例文帳に追加

テスト信号発生回路７からハイレベルの信号が出力されると、ＭＯＳトランジスタＭ１、Ｍ２はオンし、ビット線（ＢＬ）にビット線設定電圧（ＶＢ１）が、ビット線バー（／ＢＬ）にバービット線バー設定電圧（ＶＢ２）が、それぞれ印加される。 - 特許庁

One page buffer P/B is connected to one bit line.例文帳に追加

１本のビット線に対応して、１個のページバッファＰ／Ｂが接続される。 - 特許庁

To make enlargeable the voltage amplitude of a bit line in a short time at the time of address transition.例文帳に追加

アドレス遷移時に、ビット線の電圧振幅を短時間で大きくする。 - 特許庁

STATIC RANDOM ACCESS MEMORY COMPRISING GLOBAL BIT LINE例文帳に追加

グローバルビット線を有するスタティックランダムアクセスメモリ - 特許庁

The bit line 16 is formed, offset with respect to the recording layer 14.例文帳に追加

ビット線１６は、記録層１４に対してオフセットして形成されている。 - 特許庁

The storage apparatus comprises a bit line diffusion layer 2 extending in the substrate 1 in columns, an insulating film 14 formed on a region between the bit line diffusion layers 2, word lines 3 on the substrate 1 and the insulating film 14, and bit line backing wiring 7 above the bit line diffusion layers 2.例文帳に追加

基板１中に列方向に延びるビット線拡散層２、ビット線拡散層２の間の領域上に形成された絶縁膜１４、基板１及び絶縁膜１４上のワード線３、ビット線拡散層２上方のビット線裏打ち配線７を備える。 - 特許庁

To enhance the accuracy of monitoring line quality by bit comparison system.例文帳に追加

ビット比較方式による回線品質監視の精度を向上させる。 - 特許庁

SINGLE BIT-LINE DIRECT SENSING ARCHITECURE FOR HIGH-SPEED MEMORY DEVICE例文帳に追加

高速メモリ・デバイス用単一ビット線直接感知アーキテクチャ - 特許庁

To reduce power consumption in charging or discharging of a bit line.例文帳に追加

ビット線の充電または、放電する際の消費電力を低減させる。 - 特許庁

TECHNIQUE FOR TESTING BIT LINE OF MEMORY ARRAY AND RELATED CIRCUIT例文帳に追加

メモリアレイのビット線及び関連回路をテストする技術 - 特許庁

A sense amplifier circuit detects and amplifies the voltage of the bit line.例文帳に追加

センスアンプ回路は、前記ビット線の電圧を検知増幅する。 - 特許庁

For example, when the primary metal wiring is an odd bit line 115 positioned in an odd-numbered column, and the secondary metal wiring is an even bit line 121 positioned in an even-numbered column, the odd bit line 115 and even bit line 121 are formed in different layers with a bump.例文帳に追加

たとえば、第１金属配線が奇数番の列に位置するオードビット線１１５であり、第２金属配線が偶数番の列に位置するイーブンビット線１２１であるような場合、オードビット線１１５とイーブンビット線１２１を異なる層に段差をもって形成する。 - 特許庁

A signal on a bit line (WBL) is used as the bias signal.例文帳に追加

このバイアス信号としてビット線（ＷＢＬ）の信号を使用する。 - 特許庁

A sense amplifier is provided in correspondence to each bit line pair.例文帳に追加

センスアンプは、各ビット線対に対応して設けられている。 - 特許庁

The memory cell 2 is connected to a first bit line BT and store data.例文帳に追加

メモリセル２は、第１ビット線ＢＴに接続されデータを記憶する。 - 特許庁

FLASH MEMORY SYSTEM, AND METHOD FOR CONTROLLING BIT LINE VOLTAGE THEREOF例文帳に追加

フラッシュメモリ装置及びそのビットライン電圧制御方法 - 特許庁

Corresponding to each column of an MTJ memory cell, a bit line BL is provided.例文帳に追加

ＭＴＪメモリセルの各列に対応してビット線ＢＬが設けられる。 - 特許庁

The bit line BL is arranged in the upper layer of the capacitor CAP.例文帳に追加

ビット線ＢＬが、キャパシタＣＡＰの上層に配置されている。 - 特許庁

The sense amplifier SA reads information of the memory cell through the bit-line.例文帳に追加

センスアンプＳＡは、ビット線を通してメモリセルの情報を読み出す。 - 特許庁

A connection layer 19 is formed simultaneously with a bit line 300.例文帳に追加

まず、接続層１９を、ビット線３００と同時に形成する。 - 特許庁

A capacitor C22 of a node N22 connected to the bit line /BL2 is smaller than a capacitor C21 of a node N21 connected to the bit line BL2, a capacitor C12 of a node N12 connected to the bit line /BL1 is larger than a capacitor C11 of a node N11 connected to the bit line BL1.例文帳に追加

ビット線／ＢＬ２につながるノードＮ22の容量Ｃ22はビット線ＢＬ２につながるノードＮ21の容量Ｃ21よりも小さく、かつ、ビット線／ＢＬ１につながるノードＮ12の容量Ｃ12はビット線ＢＬ１につながるノードＮ11の容量Ｃ11よりも大きい。 - 特許庁

METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH BURIED BIT LINE例文帳に追加

埋め込みビットラインを備えた半導体装置の製造方法 - 特許庁

And if a struggling man staggers a bit over the line in his youth, 例文帳に追加

若い頃苦労した男が一線を越えてしまったとする。 - Gilbert K. Chesterton『釣り人の習慣』

A transfer section 3A is prepared for connecting a data line CLi with a bit line BLi of a pair of bit lines corresponding to the data line CLi when writing and reading a memory block 1 and giving "L" to the bit line /BLi corresponding to the data line when data on the data line CLi is "H".例文帳に追加

メモリブロック１に対する読み書き時に、データ線ＣＬｉとこのデータ線ＣＬｉに対応するビット線対のビット線ＢＬｉの間を接続すると共に、データ線ＣＬｉ上のデータが“Ｈ”のときには、このデータ線に対応するビット線／ＢＬｉに“Ｌ”を与える転送部３Ａを設ける。 - 特許庁

The write bit line current and write word line current are selected so as to minimize write electric power consumed by a write current obtained by totalizing the write bit line current and the write word line current or a bit line and a write word line.例文帳に追加

書込ビット線電流及び書込ワード線電流を合計した書込電流、又はビット線及び書込ワード線で消費される書込電力が最小となるように書込ビット線電流及び書込ワード線電流を選択する。 - 特許庁

To provide a bit line precharge circuit for improving bit line precharge characteristics by adding a precharge element outside a bit line sense amplifier having precharge elements.例文帳に追加

プリチャージ素子を備えるビットラインセンスアンプの外部にプリチャージ素子を追加することで、ビットラインプリチャージ特性を改善できるビットラインプリチャージ回路を開示する。 - 特許庁

The global bit line 30 is connected to the plurality of subarrays 11 as the common bit line, and the local bit line 20 is provided for each subarray 11.例文帳に追加

グローバルビット線３０は複数のサブアレイ１１に共通のビット線として接続され、ローカルビット線２０はサブアレイ１１毎に設けられている。 - 特許庁

The bit line potential control circuit 7 controls the reference bit line /RBL to a voltage level different from the voltage level of the bit line /BLi during the operation of reading data from the memory cell 21.例文帳に追加

ビット線電位制御回路７は、メモリセル２１からデータを読み出す読み出し動作時に、リファレンスビット線／ＲＢＬをビット線／ＢＬｉの電圧レベルと異なる電圧レベルに制御する。 - 特許庁

A second bit line is arranged adjacently to the first bit line correspondingly to the sense amplifier 12B, and the second bit line is sensed by the sense amplifier 12B.例文帳に追加

センスアンプ１２Ｂに対応し第１のビット線に隣接して第２のビット線が配置され、第２のビット線はセンスアンプ１２Ｂによりセンスされる。 - 特許庁

In a bit line precharge/equalizing circuit, a bit line precharge transistor P3 and bit line equalizing transistors N7, N8 are configured with complementary transistors of a P-type and an N-type.例文帳に追加

ビット線プリチャージ・イコライズ回路において、ビット線プリチャージトランジスタＰ３と、ビット線イコライズトランジスタＮ７及びＮ８とを、Ｐ型及びＮ型の相補なトランジスタで構成する。 - 特許庁

In other words, the bit line and a bit bar line are sensed by the sense amplifier connected to each of the bit-line pairs connected to the other precharge circuits.例文帳に追加

すなわち、ビットライン及びビットバーラインは、他のプリチャージ回路に連結された各ビットライン対と連結されるセンスアンプにより感知される。 - 特許庁

In a second embodiment, a BE-SONOS sub-gate inverted bit-line AND architecture includes a plurality of rows of SONONOS devices, each having a sub-gate inverted bit line but not having a diffused bit line.例文帳に追加

第２の形態においては、ＢＥ‐ＳＯＮＯＳサブゲート反転ビットラインＡＮＤアーキテクチャは、サブゲート反転ビットラインを有して、拡散ビットラインは有さないＳＯＮＯＮＯＳデバイスの複数の列を含む。 - 特許庁

During inspection, by activation of the second or third activation signal before a reading operation, one bit line and the other bit line of of the bit line pair are precharged to different precharge potentials.例文帳に追加

検査時において、読出し動作前に第２または第３の活性化信号の活性化によって、ビット線対の一方のビット線と他方のビット線とを互いに異なるプリチャージ電位までプリチャージする。 - 特許庁