「Bit-line」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

TWISTED BIT LINE STRUCTURE AND MANUFACTURE THEREOF例文帳に追加

よりビット線構造及び同構造を製作する方法 - 特許庁

A bit-line layer 50 is adhered to the silicon layer 45.例文帳に追加

ビット線層５０がシリコン層４５の上に付着される。 - 特許庁

Fifth and sixth transistors 125 and 126 connect the first sub bit line SBL to the second sub bit line SSBL according to a second switching control signal SASW2 and connects the first sub bit line /SBL to the second sub bit line /SSBL.例文帳に追加

第５，６トランジス１２５，１２６は，第２切換制御信号ＳＡＳＷ２に従って，第１サブビット線ＳＢＬと第２サブビット線ＳＳＢＬを接続し，第１サブビット線／ＳＢＬと第２サブビット線／ＳＳＢＬを接続する。 - 特許庁

SHARED BIT LINE CROSS POINT MEMORY ARRAY例文帳に追加

共有ビット線クロスポイントメモリアレイ - 特許庁

The distance 10 between the first bit line 60 and the first Vss wiring 64 as well as the distance L20 between the second bit line 62 and the second Vss wiring 64 are longer respectively than the distance L30 between the first bit line 60 and the second bit line 62.例文帳に追加

第１ビット線６０と第１Ｖｓｓ配線６４との距離Ｌ１０、および、第２ビット線６２と第２Ｖｓｓ配線６４との距離Ｌ２０は、それぞれ、第１ビット線６０と第２ビット線６２との距離Ｌ３０よりも大きい。 - 特許庁

The distance L30 between the first bit line 60 and the second bit line 62 is longer than the distance L10 between the first bit line 60 and the first Vss wiring 64 as well as the distance L20 between the second bit line 62 and the second Vss wiring 64.例文帳に追加

第１ビット線６０と第２ビット線６２との距離Ｌ３０は、第１ビット線６０と第１Ｖｓｓ配線６４との距離Ｌ１０、および、第２ビット線６２と第２Ｖｓｓ配線６４との距離Ｌ２０よりも大きい。 - 特許庁

Then, the bit line setting voltage VB1 and the bit line bar setting voltage VB2 are differentially impressed to the sense amplifier, to which the bit line and the bit line bar are connected, and the operating margin is measured.例文帳に追加

そして、ビット線とビット線バーが接続されているセンスアンプに、ビット線設定電圧（ＶＢ１）とビット線バー設定電圧（ＶＢ２）が差動的に印加され、動作マージンが測定される。 - 特許庁

SEMICONDUCTOR DEVICE AND SUB-BIT LINE SELECTION METHOD THEREOF例文帳に追加

半導体装置およびその副ビット線選択方法 - 特許庁

The phase change memory device is provided with a first and second bit line selection circuits, and the first and second bit line selection circuits enhance the slew rate of bit line signals which drive a local bit line.例文帳に追加

相変化メモリ装置は、第１及び第２ビットライン選択回路を備え、第１及び第２ビットライン選択回路は、ローカルビットラインを駆動するビットライン信号のスルー率を向上させる。 - 特許庁

A potential being higher than that of a normal bit line can be applied to a dummy bit line by providing a pad applying a potential to a normal bit line and a pad applying a potential to a dummy bit line.例文帳に追加

ウェハテスト時にノーマルビット線に電位を印加するパッドとダミービット線に電位を印加するパッドとを設けることにより、ノーマルビット線より高い電位をダミービット線に印加することができる。 - 特許庁

A connecting circuit 21 connects the first bit line and the second bit line to the sense amplifier 12A during pre-charge operation for pre-charging the first bit line and the second bit line.例文帳に追加

第１のビット線と第２のビット線をプリチャージするプリチャージ動作時に、接続回路２１は第１のビット線と第２のビット線をセンスアンプ１２Ａに接続する。 - 特許庁

BIT-LINE CONTACT AND FORMING METHOD THEREFOR例文帳に追加

ビット線コンタクトおよびその形成方法 - 特許庁

When data of a memory cell MC are read to a bit line (a selecting bit line) BL1, a reference potential is supplied to a bit line (a reference bit line) BL2 from the cell DC.例文帳に追加

メモリセルＭＣのデータがビット線（選択ビット線）ＢＬ１に読み出されるとき、ビット線（参照ビット線）ＢＬ２には、ダミーセルＤＣから参照電位が供給される。 - 特許庁

To reduce leakage in a bit line during standby.例文帳に追加

待機時におけるビット線のリークを低減する。 - 特許庁

SEMICONDUCTOR MEMORY DEVICE AND BIT LINE SENSING METHOD例文帳に追加

半導体メモリ装置及びビットラインセンシング方法 - 特許庁

Next, each bit line includes a first bit line portion, a second bit line portion, and a switching device for extending between the first and second bit line portions for selectively connecting the first and second bit line portions together.例文帳に追加

前記ビットラインそれぞれは第一のビットライン部分、第二のビットライン部分、そして第一のビットライン部分と第二のビットライン部分とを共に選択的に接続するために第一のビットラインと第二のビットラインとの間を拡張するスイッチング装置を含む。 - 特許庁

An inverter 15 for adjusting a bit line potential level is provided in common for a plurality of pairs of bit line, and sets a potential level of bit line of one side and a potential level of a bit line of the other side out of each pair of bit line to a complementary level in an activation period of a reset signal.例文帳に追加

ビット線電位レベル調整用インバータ１５は、複数のビット線対に対して共通に設けられ、リセット信号の活性期間中において、各ビット線対のうちの一方のビット線の電位と他方のビット線の電位レベルを互いに相補レベルに設定する。 - 特許庁

A drain of the A port access transistor 4a is connected to any bit line of a bit line open type sense amplifier circuit 32, and a drain of the B port access transistor 4b is connected to any bit line out of the pair of bit line of the bit line folding type sense amplifier circuit 33.例文帳に追加

Ａポートアクセストランジスタ４ａのドレインはビット線開放型センスアンプ回路３２のいずれかのビット線に、Ｂポートアクセストランジスタ４ｂのドレインはビット線折り返し型センスアンプ回路３３のビット線対のうちのいずれかのビット線にそれぞれ接続する。 - 特許庁

The bit lines are selected by selecting a first bit line in the first group and, while the first bit line is selected, selecting a second bit line in the second group which is arranged on the selected word line symmetrically to the first bit line in the first group.例文帳に追加

第１グループ内で第１ビットラインを選択し、そしてその第１ビットラインが選択されている間に、第１グループ内の第１ビットラインとは対称的にその選択されたワードラインに配列された第２グループ内の第２ビットラインを選択することにより、ビットラインを選択する。 - 特許庁

In read access, a first switch and a second switch are turned on in a pre-charge period before a memory cell is accessed so that charges of a bit line charge voltage generating circuit are distributed to a bit line and a reference bit line, to thereby charge the bit line and the reference bit line to an initial voltage.例文帳に追加

リードアクセス時、メモリセルをアクセスする前の予備充電期間に第１及び第２スイッチを導通させ、ビット線充電電圧発生回路の電荷をビット線及びリファレンスビット線に分配することによって、ビット線とリファレンスビット線とを初期電圧に充電する。 - 特許庁

The bit line backing region S1 comprises bit line contact regions 9a including a part of the bit line diffusion layers 2 and having contacts 6, and a bit line contact isolation region 9b of the same conductive type as the substrate 1 interposed between the bit line contact regions 9a.例文帳に追加

ビット線裏打ち領域Ｓ１は、ビット線拡散層２の一部を含みコンタクト６を設けるビット線コンタクト領域９ａと、ビット線コンタクト領域９ａに挟まれ基板１と同一導電型のビット線コンタクト分離領域９ｂとを備える。 - 特許庁

When the bit line precharge operation is terminated, a bit line equalizing control signal BLEQ is set to an H level, a bit line precharge control signal BLPR is set to an L level, and the P-type bit line precharge transistor P3 and the N-type bit line equalizing transistors N7, N8 are all turned off.例文帳に追加

ビット線プリチャージ動作の終了時には、ビット線イコライズ制御信号ＢＬＥＱをＨレベルに、ビット線プリチャージ制御信号ＢＬＰＲをＬレベルにして、Ｐ型ビット線プリチャージトランジスタＰ３及びＮ型ビット線イコライズトランジスタＮ７、Ｎ８を全てオフする。 - 特許庁

The memory is provided with a memory array 1 which includes a bit line BL, a word line WL which is arranged to cross the bit line BL and a memory cell which is connected between the bit line BL and the word line WL.例文帳に追加

このメモリは、ビット線ＢＬと、ビット線ＢＬと交差するように配置されたワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの間に接続されたメモリセルとを含むメモリセルアレイ１を備えている。 - 特許庁

The semiconductor memory device comprises: a bit line; a word line; a memory cell arranged on a crossing part of the bit line and the word line; and a readout circuit electrically connected to the bit line.例文帳に追加

ビット線と、ワード線と、ビット線とワード線との交差部に配置されたメモリセルと、ビット線に電気的に接続された読み出し回路と、を備える。 - 特許庁

A semiconductor memory cell includes a bit line, a word line, a memory cell disposed at an intersection between the bit line and the word line, and a readout circuit electrically connected to the bit line.例文帳に追加

ビット線と、ワード線と、ビット線とワード線との交差部に配置されたメモリセルと、ビット線に電気的に接続された読み出し回路と、を備える。 - 特許庁

The source line driving circuit 14 drives the source line SL, and the bit line control circuit 16 provides a bit line potential to the memory cell via the bit line BL.例文帳に追加

ソース線駆動回路１４はソース線ＳＬを駆動し、ビット線制御回路１６はビット線ＢＬを介してメモリセルへビット線電位を与える。 - 特許庁

The word line voltage is increased first to such an intermediate level that a word line transistor 12 weakly combines the bit cell 4 to a bit line 8.例文帳に追加

ワード線電圧は、ワード線トランジスタ１２がビットセル４をビット線８に弱く結合する中間レベルまで最初に増加する。 - 特許庁

The memory cell is connected with a first bit line 2a, a second bit line 2b and a word line 3.例文帳に追加

このメモリセルには、第１のビット線２ａ、第２のビット線２ｂ、およびワード線３が接続されている。 - 特許庁

After setting a selected bit line to a bit line voltage according to a write data, a word line voltage VWL is boosted in three steps.例文帳に追加

選択ビット線を書き込みデータに応じたビット線電圧に設定した後、ワード線電圧ＶWLを３段のステップで昇圧する。 - 特許庁

The second word line 3 intersects the bit line 2 to face a second face of the bit line 2 on the reverse side of the first face.例文帳に追加

第２ワード線３はビット線２の第１の面とは反対側の第２の面と対向するようにビット線２と交差する。 - 特許庁

In order to reduce the number of pieces of wiring, the writing bit line or the bias line in the other row is substituted for the reading bit line.例文帳に追加

配線数を減らすために、読み出しビット線を書き込みビット線や他の列のバイアス線で代用する。 - 特許庁

To simultaneously form a line interconnection of a bit line or the like and borderless contact to a diffused part such as bit line contact.例文帳に追加

ビットラインなどのライン相互結線と、ビットライン・コンタクトなどの拡散部へのボーダレス・コンタクトとを同時に形成する。 - 特許庁

To provide a method for forming a bit line of a semiconductor device capable of easily manufacturing the bit line having a width of a fine line of 0.1 μm or less.例文帳に追加

0.1μm以下の微細線幅のビットラインを容易に製造できる半導体装置のビットライン形成方法を提供する。 - 特許庁

To prevent a substrate current from passing through a transistor connected to a bit line when a short-circuit failure occurs between a word line and a bit line.例文帳に追加

ワード線とビット線間にショート不良が発生した場合に、ビット線に接続されたトランジスタに基板電流が流れることを防止する - 特許庁

In the case where the data bit to be applied to the bit line 20 matches the data value to be stored in the transistor 12, the data bit to the complementary bit line turns on the transistor 32 and grounds a match line 34.例文帳に追加

バイアス回路は、格納されているデータビットと同一の論理レベルを持ったデータビットがビット線へ印加される場合にマッチ（一致）信号を発生する。 - 特許庁

As a dummy bit line is arranged between bit lines of adjacent memory regions, it can be prevented that voltage variation of a bit line affects a bit line of the other region.例文帳に追加

隣接するメモリ領域のビット線の間にダミービット線が配線されるため、ビット線の電圧変化が他のメモリ領域のビット線に影響することを防止できる。 - 特許庁

Bit line drivers 10∼12 selects eight bit lines BL of two by two lines form four regions A∼D, and causing output current of the constant current circuit corresponding to the bit line BL to flow in each bit line BL.例文帳に追加

ビット線ドライバ１０〜１２は、４つの領域Ａ〜Ｄから２本ずつ８本のビット線ＢＬを選択し、各ビット線ＢＬにそのビット線ＢＬに対応する定電流回路の出力電流を流す。 - 特許庁

Bit lines BL1 and BL2 constitute the same pair of bit lines, and the bit line BL2 acts as a complementary line /BL1 for the bit line BL1 at the time of data reading.例文帳に追加

ビット線ＢＬ１およびＢＬ２は同一のビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。 - 特許庁

HDSL(high bit rate DSL) can carry as much on a single wire of twisted-pair as can be carried on a T1 line in North America. 例文帳に追加

HDSL(high bit rate DSL)は,単一のツイストペア線上で,北米のT1回線と同じだけ搬送ができる． - コンピューター用語辞典

The bit latch is coupled to a corresponding bit line, and has first and second states.例文帳に追加

ビットラッチは対応するビット線に結合され、第１と第２の状態を有する。 - 特許庁

The full-swing memory array comprises a plurality of local bit lines and a global bit line.例文帳に追加

フル・スイング・メモリ・アレイは、複数のローカルビット線およびグローバルビット線を含んでいる。 - 特許庁

A width of the bit line 110a is L, and an interval between the bit lines 110a is L+2S.例文帳に追加

ビット線１１０ａの幅は、Ｌであり、ビット線１１０ａ同士の間隔は、Ｌ＋２Ｓとなっている。 - 特許庁

The second bit line group is composed of a plurality of bit lines BL1, BL3, BL5 and BL7.例文帳に追加

第２のビット線群は、複数のビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７よりなる。 - 特許庁

The bit line 2 intersects the first word line 1 so that the first face faces the first word line 1.例文帳に追加

ビット線２は第１の面が第１ワード線１と対向するように第１ワード線１と交差する。 - 特許庁

One first word line 1 and one second word line 3 are arranged to sandwich the bit line 2.例文帳に追加

１つの第１ワード線１と１つの第２ワード線３とは、ビット線２を挟み込むように配置される。 - 特許庁