「Bit-line」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

The transmission section 11 increases the stop bit length at the transmission of data to be retransmitted and sends the resulting bit to a line 1.例文帳に追加

送信部１１は再送するデータの送信時にそのストップビット長を増加させて回線１に送信する。 - 特許庁

The bit map fonts can be compressed in font units by expressing the bit map fonts with the line commands by each of the lines.例文帳に追加

ビットマップフォントをライン毎にラインコマンドで表現することにより、フォント単位で圧縮することができる。 - 特許庁

To improve charging performance of a bit line even if parasitic capacity between the adjacent bit lines increases; and to achieve high speed charging.例文帳に追加

隣接ビット線間の寄生容量が増大する場合であってもビット線の充電能力を向上させて高速充電を実現する。 - 特許庁

For instance, when reading out of memory cells MC14 and MC15 takes place simultaneously, a local bit line LBLd2 functions as a drain and local bit lines LBLs1 and LBLs2 function as sources.例文帳に追加

例えば、メモリセルMC14、MC15が同時に読出されるとき、ローカルビット線LBLd2がドレインとして機能し、ローカルビット線LBLs1、LBLs2がソースとして機能する。 - 特許庁

A width of the bit line 110b is L, and an interval between the bit lines 110a, 110b is equal to the width S of a side wall 112.例文帳に追加

ビット線１１０ｂの幅は、Ｌであり、ビット線１１０ａとビット線１１０ｂの間隔は、サイドウォール１１２の幅Ｓに等しくなっている。 - 特許庁

A memory cell array region 10 is divided into row blocks11A, 11B for every sub-bit line 40 in which a main bit lines 30 are made to be hierarchy.例文帳に追加

メモリセルアレイ領域１０は、メインビット線３０を階層化したサブビット線４０毎にローブロック１１Ａ，１１Ｂに分割されている。 - 特許庁

Then, in order to mutually insulate the bit lines, an insulating sidewall spacer is formed on the sidewall of the bit line.例文帳に追加

そして、ビットラインを互いに絶縁させるために、ビットラインの側壁に絶縁側壁スペーサを形成する。 - 特許庁

Bit line drivers 50 for applying the data writing current are disposed on both ends of each of bit lines BL.例文帳に追加

各ビット線ＢＬの両端には、データ書込電流を流すためのビット線ドライバ５０が配置される。 - 特許庁

A first common source connection part is connected to a write-in bit terminal, a residual source connection part is connected to a complementary bit line.例文帳に追加

第１の共通ソース接続部は、書込ビット端子に接続され、残りのソース接続部は、相補ビット・ラインに接続される。 - 特許庁

Moreover, the n-type impurity region 21 is divided for each bit line group 13 formed of the predetermined number of bit lines 9.例文帳に追加

また、ｎ型不純物領域２１は、所定数のビット線９からなるビット線群１３毎に分割されている。 - 特許庁

Any one switch out of switches connected to the same bit line is always turned on, variation of voltage of the bit lines BL is suppressed.例文帳に追加

同一のビット線に接続されたうちのいずれか１つのスイッチＴが常にオンされ、ビット線ＢＬの電圧の変動が抑制される。 - 特許庁

The main source line MSL has, between adjoining bit lines BL, the same interval as that between the bit lines BL and BL.例文帳に追加

メインソース線ＭＳＬは、隣接するビット線ＢＬ間に、ビット線ＢＬ，ＢＬ間の間隔と同一の間隔を有している。 - 特許庁

And at the time of read-out of data, potential difference caused between the bit lines BL and the reference bit line BLr is read out using the sense amplifier 53.例文帳に追加

そして、データの読み出し時に、ビット線ＢＬと参照ビット線ＢＬｒとの間に生じた電位差をセンスアンプ５３を用いて読み出す。 - 特許庁

A host node 2 is connected through a data line 1 to high-speed bit rate nodes 4 and 5 and low-speed bit rate nodes 3 and 6.例文帳に追加

ホストノード２が、データライン１にて高速ビットレートノード４，５および低速ビットレートノード３，６に接続されている。 - 特許庁

At the time of read-out operation, the bit line bias circuit 13-1,...13-5 give a bias potential to all bit lines BL1,...BL5.例文帳に追加

読み出し動作時、ビット線バイアス回路１３−１，・・・１３−５は、全てのビット線ＢＬ１，・・・ＢＬ５にバイアス電位を与える。 - 特許庁

Further, bit line cut-off transistors 17, 18 being a cut-off element are provided between the Y decoder 1 and the bit lines 3, 4.例文帳に追加

さらに、Ｙデコーダ１とビット線３，４との間に切断素子であるビット線切断トランジスタ１７，１８が設けられている。 - 特許庁

The diffusion layer B at the side of the memory cell M2 is connected to the bit lines 23, 24, which are different from a bit line whereto the memory cell M1 is connected.例文帳に追加

メモリセルＭ２側の拡散層Ｂは、メモリセルＭ１が接続されるビット線とは異なるビット線２３，２４に接続される。 - 特許庁

For example, the memory capacity of the compression line FIFO 2003 is increased from 8 bit x 7.5 K word to 8 bit x 10 K word.例文帳に追加

たとえば、圧縮用ラインＦＩＦＯ２００３のメモリ容量を、８ビット×７．５ｋｗｏｒｄから８ビット×１０ｋｗｏｒｄにする。 - 特許庁

The first bit line group consists of a plurality of bit lines BL0, BL2, BL4 and BL6 extending in the second direction orthogonal to the first direction.例文帳に追加

第１のビット線群は、第１の方向と直交する第２の方向に延びる複数のビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６よりなる。 - 特許庁

The memory cells are arranged along a bit line, which extends perpendicularly with respect to a programming line and a word line.例文帳に追加

メモリーセルは、書き込み線、および、ワード線に対して垂直に延びているビット線の配列に配置されている。 - 特許庁

To stably perform sense operation, even when a defective normal word line replaced by a spare word line is short-circuited with a bit line.例文帳に追加

スペアワード線に置換された不良ノーマルワード線がビット線とショートしている場合でも、安定してセンス動作を行う。 - 特許庁

The source line SL, a word line WL, a bit line BL and a gate Gate are connected to a wiring layer through respective vias.例文帳に追加

ソース線ＳＬ、ワード線ＷＬ、ビット線ＢＬ、及びゲートＧａｔｅは、それぞれビアを介して配線層に接続される。 - 特許庁

To provide a flash memory device capable of repairing word line which repairs not only a failure bit line but also a failure word line.例文帳に追加

不良ビットラインだけでなく、不良ワードラインまでリペアすることができる、ワードラインリペアが可能なフラッシュメモリ素子の提供。 - 特許庁

A word line driver 2 changes a rise time of the voltage of the word line WL in accordance with a change in a voltage of the dummy bit line DBL.例文帳に追加

ワード線ドライバ２は、ダミービット線ＤＢＬの電圧の変化に応じてワード線ＷＬの電圧の立ち上がり速度を変化させる。 - 特許庁

The read column select line transmits the read column select signal for controlling so that a data signal of a bit line is transmitted to a data line.例文帳に追加

リードカラム選択ラインはビットラインのデータ信号をデータラインに伝送すべく制御するためのリードカラム選択信号を伝送する。 - 特許庁

The phase change memory device is provided with a memory cell block, a plurality of global bit lines, and bit line selection circuits connecting alternately a plurality of local bit lines to corresponding global bit lines out of the plurality of global bit lines at the upper end and the lower end of the memory cell block.例文帳に追加

相変化メモリ装置は、メモリセルブロック、複数本のグローバルビットライン、及びメモリセルブロックの上端及び下端で複数本のローカルビットラインを複数本のグローバルビットラインのうち対応するグローバルビットラインに交互に連結させるビットライン選択回路を備える。 - 特許庁

A semiconductor device of the present invention has a hierarchical bit line configuration consisting of local bit lines LBL and global bit lines GBL, and comprises hierarchical switches SW for controlling connection between the local bit lines LBL and the global bit lines GBL.例文帳に追加

本発明の半導体装置は、ビット線構成がローカルビット線ＬＢＬとグローバルビット線ＧＢＬとに階層化され、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の接続を制御する階層スイッチＳＷを備えている。 - 特許庁

A first pass gate transistor is connected between a conductive terminal of a first transistor and a first bit line of paired bit lines, and a second pass gate transistor is connected between the conductive terminal of a second transistor and a second bit line of the paired bit lines.例文帳に追加

第一パスゲートトランジスタが第一トランジスタの導通端子とビット線対のうちの第一ビット線との間に結合されており、第二パスゲートトランジスタが第二トランジスタの導通端子とビット線対のうちの第二ビット線との間に結合されている。 - 特許庁

A ground terminal 204 of the inverter 20 is connected to a bit line BLT through a transistor TN3 of a bit switch 4 and a ground terminal 224 of the inverter 22 is connected to a bit line BLC through a transistor TN4 of the bit switch 4.例文帳に追加

インバータ２０の接地端子２０４はビットスイッチ４のトランジスタＴＮ３経由でビット線ＢＬＴに接続され、インバータ２２の接地端子２２４はビットスイッチ４のトランジスタＴＮ４経由でビット線ＢＬＣに接続される。 - 特許庁

This semiconductor memory is provided with a first pre-charge transistor 200 connecting a voltage source to one end side of a bit line when bit lines BLn, /BLn are pre-charged, and a second pre-charge transistor 220 connecting a voltage source to the other end side of a bit line when bit lines are pre-charged.例文帳に追加

この半導体記憶装置は、ビット線ＢＬｎ，／ＢＬｎをプリチャージする際に電圧源をビット線の一端側に接続する第１のプリチャージトランジスタ２００と、ビット線をプリチャージする際に電圧源をビット線の他端側に接続する第２のプリチャージトランジスタ２２０とを備える。 - 特許庁

The bit latch includes circuits (213-215) changing the bit latch from the first state to the second state in accordance with a signal on a corresponding bit line generated in accordance with word line voltage on a selected word line being equal or larger than threshold voltage of a memory cell on a corresponding bit line connected to a selected word line.例文帳に追加

ビットラッチは、選択されたワード線に接続された対応するビット線上のメモリセルの閾値電圧より大きいか等しい選択されたワード線上のワード線電圧に応じて生成された対応するビット線上の信号に応じてビットラッチを第１状態から第２状態に変える回路(213−216)を含む。 - 特許庁

In hierarchical bit line structure provided with a main bit line and a sub-bit line, whole chip size can be reduced by arranging a serial diode switch requiring no additional gate control signal and a unit serial diode cell comprising a nonvolatile ferroelectric capacitor between the word line and the sub-bit line so as to realize the cross point cell array.例文帳に追加

本発明は、メインビットラインとサブビットラインを備える階層的ビットライン構造において、別途のゲート制御信号が不要な直列ダイオードスィッチと不揮発性強誘電体キャパシタからなる単位直列ダイオードセルをワードラインとサブビットラインとの間に配置してクロスポイントセルアレイを具現することにより、全体的なチップサイズを縮小することができる。 - 特許庁

The spin memory has a ferromagnetic word line, a nonmagnetic bit line crossing the ferromagnetic word line, a wiring opposed to the ferromagnetic word line, and the magneto-resistance effect element 201 provided between an intersection part of the ferromagnetic word line and nonmagnetic bit line, and the wiring.例文帳に追加

強磁性ワード線と、強磁性ワード線と交差する非磁性ビット線と、強磁性ワード線と対向する配線と、強磁性ワード線及び非磁性ビット線の交差部分と配線との間に設けられた磁気抵抗効果素子２０１とを備える。 - 特許庁

When data are read out, a bit line potential VBL is larger than a source line potential VSL, and a word line potential VWL_s of a selection cell MC_s is larger than the bit line potential VBL, and a word line potential VWL_us of a non-selection cell MC_us is smaller than the source line potential VSL.例文帳に追加

データの読み出し時、ビット線電位ＶＢＬはソース線電位ＶＳＬより大きく、選択セルＭＣ＿ｓのワード線電位ＶＷＬ＿ｓは、ビット線電位ＶＢＬより大きく、非選択セルＭＣ＿ｕｓのワード線電位ＶＷＬ＿ｕｓは、ソース線電位ＶＳＬより小さい。 - 特許庁

According to the memory cell layout, by arranging a pair of bit lines in a direction parallel to the well boundary surface, that is, in a minor axis direction, the lengths of the bit lines are shortened, and further, by arranging a conductive line having a fixed potential between the bit line and the complementary bit line, interference phenomenon caused between the pair of the bit lines can be prevented.例文帳に追加

本発明のメモリセルレイアウトによれば、ビットライン対をウェル境界面と平行した方向、すなわち短軸方向に配置することによってビットラインの長さが縮められ、併せてビットライン及び相補ビットライン間に固定された電位を有する導電ラインを配置することによってビットライン対間で発生する干渉現象が防止できる。 - 特許庁

The electric fuse circuit includes a first nonvolatile memory cell connected to a first bit line, a second nonvolatile memory cell connected to a second bit line, a latch connected to the first bit line and the second bit line, and a bias current circuit supplying a bias current varied in response to a bias control signal during test operation to one of the first bit line and the second bit line through the latch.例文帳に追加

ここに提供される電気的なヒューズ回路は、第１ビットラインに接続された第１不揮発性メモリセルと、第２ビットラインに接続された第２不揮発性メモリセルと、前記第１ビットラインと前記第２ビットラインに接続されたラッチと、テスト動作の間のバイアス制御信号に応答して可変されるバイアス電流を前記ラッチを通じて前記第１ビットラインと前記第２ビットラインのうちのいずれか１つに供給するバイアス電流部とを含む。 - 特許庁

The process tracking circuit adjusts a signal level of the dummy word line responding to a signal level of the dummy bit line to adjust discharge speed of the dummy bit line.例文帳に追加

プロセストラッキング回路は、ダミービットラインの放電速度を調節するためにダミービットラインの信号レベルに応答してダミーワードラインの信号レベルを調節する。 - 特許庁

To provide a bit line precharge circuit of a semiconductor memory device which can prevent the voltage drop of a precharge voltage generating line in the event of occurrence of a short circuit between bit line pairs and word lines.例文帳に追加

ビットラインペアとワードライン間にショート発生時における、プリチャージ電圧発生ラインの電圧低下を防ぐことのできる半導体メモリ装置のビットラインプリチャージ回路を提供すること。 - 特許庁

In data reading operation, the word line driver changes a word line to be driven while the first multiplexer connects a first bit line among the plurality of bit lines to the sense amplifier.例文帳に追加

データ読出し動作において、第１のマルチプレクサが複数のビット線のうち第１のビット線をセンスアンプに接続している間に、ワード線ドライバは駆動するワード線を変更する。 - 特許庁

A non-volatile semiconductor storage 1000 selects a bit line while a word line is not selected, and self-selectively rewrites only a cell in an over-erased state on the selected bit line.例文帳に追加

不揮発性半導体記憶装置１０００は、ワード線が非選択状態であってビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻しを行なう。 - 特許庁

Accordingly, when a data corresponding to the power-supply potential of the bit line is written in a memory cell, a short circuit with the bit line of the word line corresponding to the memory cell is decided.例文帳に追加

その結果、ビット線の電源電位に対応するデータがメモリセルに書き込まれた場合は、そのメモリセルに対応するワード線がビット線と短絡していると判断する。 - 特許庁

The plate line is activated so that data stored in the memory cell is transmitted to the bit line after the data to be written are transmitted to the bit line.例文帳に追加

書き込まれるデータをビットラインに伝達した後に、メモリセルに貯蔵されたデータがビットラインに伝達されるように、プレートラインを活性化させる。 - 特許庁

A bit line is connected to the memory cell of a corresponding column while a word line is arrayed almost orthogonally to the bit line, connected to the memory cell of corresponding row.例文帳に追加

ビット線は対応するカラムのメモリセルに接続され、ワード線ＷＬは、ビット線とほぼ直交して配列され、対応するロウのメモリセルに接続されている。 - 特許庁

The latch circuit 20 is provided with a second ferroelectric storage capacitor z2 connected between the second plate line node plblb and the second bit line node cblb and a second load element z3 connected with the second bit line node cblb.例文帳に追加

ラッチ回路２０は、第２のプレート線ノードplblbと第２のビット線ノードcblbとの間に結合された第２の強誘電性記憶キャパシタｚ２と、第２のビット線ノードcblbに結合された第２の負荷素子ｚ３とを含む。 - 特許庁

Then, a bit line (orthogonal to an art line 206) is formed on bit line contact 208, and conductive materials of capacitor node are laminated on the node contact.例文帳に追加

この後、ビット線接触２０８上にビット線（アート線２０６に直交）が形成され、ノード接触上にキャパシタノードの導電材が堆積される。 - 特許庁