「Bit-line」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

At least either a 10 bit address bus 26 or a 10 bit data bus 27 is configured of the signal line of parallel communication.例文帳に追加

10ビットアドレスバス２６と10ビットデータバス２７の少なくとも一方を、パラレル通信の信号線で構成する。 - 特許庁

To check a parity bit while no parity bit data line is provided between a cell buffer monitor and a cell buffer.例文帳に追加

セルバッファとの間にパリティビット用データ線を設けない状態でパリティビットのチェックを可能にする。 - 特許庁

Bit lines 30 are made hierarchy, sub-bit lines 40 which depend on the bit lines 30 through a sub-bit line selecting switch are provided for each of a plurality of blocks 11A, 11B, ...11X.例文帳に追加

ビット線３０を階層化し、複数のブロック１１Ａ，１１Ｂ，…１１Ｘの各々に、ビット線３０にサブビット線選択スイッチを介して従属するサブビット線４０を設けた。 - 特許庁

Specifically, the shared source line S1 extends to parallel a selection gate line CGL1 and a memory gate line MGL1 instead of being arranged to parallel a bit line D1 and a bit line D8.例文帳に追加

具体的に、共通するソース線Ｓ１は、ビット線Ｄ１やビット線Ｄ８と並行するように配置されているのではなく、選択ゲート線ＣＧＬ１やメモリゲート線ＭＧＬ１と並行するように延在している。 - 特許庁

To one local input-output line pair LIO, a plurality of bit line pairs is commonly connected.例文帳に追加

１つのローカル入出力線対ＬＩＯには複数のビット線対が共通に接続される。 - 特許庁

A Y selecting circuit 13 is connected between a differential bit line BL/BL and a differential data line DL/DL.例文帳に追加

差動ビット線BL、/BLと差動データ線DL、/DLとの間にはＹ選択回路13が接続されている。 - 特許庁

Consequently, when bit line voltage is raised, word line voltage is increased to super-high voltage.例文帳に追加

その結果、ビット線電圧が上昇する場合にワード線電圧は超高電圧へ増加される。 - 特許庁

The readout line OLCD for display is arranged between the bit line pair BS and /BS in a plane.例文帳に追加

平面視にて、ビット線対ＢＳ，／ＢＳの間に、表示用読み出し線ＯＬＣＤが配置される。 - 特許庁

The gate of the transistor TR2 is connected to the word line WL1, and its third source/drain to a bit line BL2.例文帳に追加

ＴＲ２は、ゲートをワード線ＷＬ１に、第３ソース・ドレインをビット線ＢＬ２に接続される。 - 特許庁

Data in the I/O data line is written in the bit line 110, successively, written in a memory cell 105.例文帳に追加

次いで、ビット線上の電圧レベルをビット線に接続されているメモリセル内に格納する。 - 特許庁

A plurality of memory mats are arranged in the extending direction of a word line and in the extending direction of a bit line.例文帳に追加

ワード線の延長方向及びビット線の延長方向に複数のメモリマットを配置する。 - 特許庁

A data selection line (read/write bit line) 24 is arranged immediately above the TMR element 23.例文帳に追加

ＴＭＲ素子２３の直上には、データ選択線（読み出し／書き込みビット線）２４が配置される。 - 特許庁

The semiconductor storage includes a first word line 1, a bit line 2, and a resistance change material 4.例文帳に追加

半導体記憶装置は、第１ワード線１と、ビット線２と、抵抗変化材４とを備える。 - 特許庁

Electrodes which function as a bit line or word line are connected mutually among each memory array.例文帳に追加

ビット線またはワード線として機能する電極が、各メモリアレイ層間で互いに接続する。 - 特許庁

To provide a ROM integrated circuit device to precharge a virtual ground line and a bit line independently.例文帳に追加

仮想接地線とビット線とを独立にプリチャージさせるＲＯＭ集積回路装置を提供する。 - 特許庁

METHOD AND SYSTEM TO DYNAMICALLY SELECT OFF TIME OF WORD LINE AND BIT LINE EQUALIZING TIME OF MEMORY DEVICE例文帳に追加

メモリ装置のワードラインのオフ時間及びビットラインイクオライジング時間の動的選択方法及びシステム - 特許庁

To provide a flash memory device capable of repairing word line which repairs not only a failure bit line but also a failure word line.例文帳に追加

不良ビットラインだけでなく、不良ワードラインまでリペアすることができる、ワードラインリペアが可能なフラッシュメモリ素子の提供。 - 特許庁

To stably perform sense operation, even when a defective normal word line replaced by a spare word line is short-circuited with a bit line.例文帳に追加

スペアワード線に置換された不良ノーマルワード線がビット線とショートしている場合でも、安定してセンス動作を行う。 - 特許庁

A part of a plurality of the dummy bit line parts is connected to the common source line, and another part of a plurality of the dummy bit line parts is connected to the well.例文帳に追加

前記複数のダミービット線部分の中の一部は前記共通ソース線に接続され、前記複数のダミービット線部分の中の他の一部は前記ウェルに接続される。 - 特許庁

Then, the bit line work mask 22 is removed, a word line 7 composed of a gate electrode is formed on the charge trap layer 3 and the bit line insulating film 10, and the memory cell is established.例文帳に追加

その後、ビット線加工マスク２２を除去して、電荷トラップ層３及びビット線絶縁膜１０上に、ゲート電極からなるワード線７を形成して、メモリセルを完成する。 - 特許庁

Accordingly, when a data corresponding to the power-supply potential of the bit line is written in a memory cell, a short circuit with the bit line of the word line corresponding to the memory cell is decided.例文帳に追加

その結果、ビット線の電源電位に対応するデータがメモリセルに書き込まれた場合は、そのメモリセルに対応するワード線がビット線と短絡していると判断する。 - 特許庁

To provide a nonvolatile ferroelectric memory device for improving sensing voltage margin of a main bit line and a method for driving its main bit line and a line load control section.例文帳に追加

メインビットラインのセンシング電圧マージンを向上させるための不揮発性強誘電体メモリ装置及びそのメインビットラインとライン負荷制御部の駆動方法を提供する。 - 特許庁

Operation timing of a row decoder driving a word line and a sense amplifier detecting and amplifying a level of a bit line is generated by using a circuit for delay being equal to a bit line amplification delay.例文帳に追加

ワード線を駆動するロウデコーダとビット線のレベルを検知増幅するセンスアンプの動作タイミングを、ビット線増幅遅延と同等の遅延回路を用いて生成する。 - 特許庁

For example, respective memory cells (e.g. MCO) are composed of two NMOS transistors (MN40t, MN40b), a drain of the MN40t is connected to a bit line BLTm being as one complementary bit line, and a drain of the MN40b is connected to a bit line BLBm as the other complementary bit line.例文帳に追加

例えば、各メモリセル（例えばＭＣ０）を２個のＮＭＯＳトランジスタ（ＭＮ４０ｔ，ＭＮ４０ｂ）で構成し、ＭＮ４０ｔのドレインを相補ビット線の一方となるビット線ＢＬＴｍに接続し、ＭＮ４０ｂのドレインを相補ビット線の他方となるビット線ＢＬＢｍに接続する。 - 特許庁

It further includes a bit line contact 13 formed on the active area 11 opposite to the MTJ element 12 of the gate electrode; a bit line BL, connected to the MTJ element 12 and formed in the first direction; and a bit line bBL connected with the bit line contact 13 and formed in the first direction.例文帳に追加

さらに、ゲート電極のＭＴＪ素子１２と反対側のアクティブエリア１１上に形成されたビット線コンタクト１３と、ＭＴＪ素子１２に接続され、第１方向に形成されたビット線ＢＬと、ビット線コンタクト１３に接続され、第１方向に形成されたビット線ｂＢＬとを備える。 - 特許庁

In reading the memory cell 03, a bit line BL23 connected to a drain is connected to a voltage source Vd through a main bit line MBL[3] for application of a prescribed voltage, and a bit line BL24 connected to a source is connected to a sense amplifier 71 through a main bit line MBL[0].例文帳に追加

メモリセル０３の読み出しにおいて、ドレインに接続されたビット線ＢＬ２３はメインビット線ＭＢＬ［３］を介して電圧源Ｖｄに接続されて所定電圧が印加され、ソースに接続されたビット線ＢＬ２４はメインビット線ＭＢＬ［０］を介してセンスアンプ７１に接続される。 - 特許庁

The bit line precharge circuit comprises a main precharge circuit which is connected between the bit line pairs and precharges the bit line pairs by a precharge voltage in response with a precharge control signal and a precharge voltage transfer circuit which transfers the precharge voltage to the bit line precharge circuit in response with the precharge control signal.例文帳に追加

ビットラインペア間に連結され、プリチャージ制御信号に応答してビットラインペアをプリチャージ電圧でプリチャージするビットラインプリチャージ回路と、及びプリチャージ制御信号に応答してプリチャージ電圧を前記ビットラインプリチャージ回路に転送するプリチャージ電圧転送回路で構成される。 - 特許庁

The bit latch includes circuits (213-215) changing the bit latch from the first state to the second state in accordance with a signal on a corresponding bit line generated in accordance with word line voltage on a selected word line being equal or larger than threshold voltage of a memory cell on a corresponding bit line connected to a selected word line.例文帳に追加

ビットラッチは、選択されたワード線に接続された対応するビット線上のメモリセルの閾値電圧より大きいか等しい選択されたワード線上のワード線電圧に応じて生成された対応するビット線上の信号に応じてビットラッチを第１状態から第２状態に変える回路(213−216)を含む。 - 特許庁

To provide a nonvolatile semiconductor memory in which a defect such as word line-bit line connection, word line-bulk connection, word line-word line connection, or the like can be relieved.例文帳に追加

ワードライン−ビットライン連結、ワードライン−バルク連結及びワードライン−ワードライン連結等のような欠陥を救済できる不揮発性半導体メモリ装置を提供すること。 - 特許庁

The spin memory has a ferromagnetic word line, a nonmagnetic bit line crossing the ferromagnetic word line, a wiring opposed to the ferromagnetic word line, and the magneto-resistance effect element 201 provided between an intersection part of the ferromagnetic word line and nonmagnetic bit line, and the wiring.例文帳に追加

強磁性ワード線と、強磁性ワード線と交差する非磁性ビット線と、強磁性ワード線と対向する配線と、強磁性ワード線及び非磁性ビット線の交差部分と配線との間に設けられた磁気抵抗効果素子２０１とを備える。 - 特許庁

At the time of standby, both ends of a variable resistance type memory element 403, that is, a bit line BL and a source line SL are set to a pre-charge potential Vp by each pre-charge circuit 402 of a bit line and a source line.例文帳に追加

スタンバイ時には、抵抗変化型メモリ素子４０３の両端、即ち、ビット線ＢＬとソース線ＳＬとはビット線及びソース線の各プリチャージ回路４０２によりプリチャージ電位Ｖｐに設定される。 - 特許庁

To reduce the number of wirings, the write word line to which the gate of the write transistor is not connected is used as a substitute for the read word line, and the write bit line is used as a substitute for the read bit line.例文帳に追加

配線数を減らすために、読み出しワード線を、前記書き込みトランジスタのゲートが接続していない書き込みワード線で代用する、さらに読み出しビット線を書き込みビット線で代用する。 - 特許庁

At standby time, both ends of a resistance variation type memory element 403, that is, a bit line BL and a source line SL are set to a pre-charge potential Vp by respective pre-charge circuits 402 of the bit line and the source line.例文帳に追加

スタンバイ時には、抵抗変化型メモリ素子４０３の両端、即ち、ビット線ＢＬとソース線ＳＬとはビット線及びソース線の各プリチャージ回路４０２によりプリチャージ電位Ｖｐに設定される。 - 特許庁

It is possible that a sense stress test is performed by activating each address line, simultaneously with this configuration and the bit line and the bit-bar line inside each of the sense line pairs are charged to other voltage.例文帳に追加

かかる構成により、同時にあらゆるアドレスラインを活性化させることによってセンスストレステストを行い、各センスライン対内のビットライン及びビットバーラインを他の電圧にチャージさせることが可能である。 - 特許庁

Because each side of the coil 22 is disposed so as not to be parallel to a word line 14 and a bit line 15, crosstalk between the coil 22, and the word line 14 and bit line 15 can be minimized.例文帳に追加

コイル２２の各辺は、ワード線１４及びビット線１５に対して平行でないように配置したので、コイル２２とワード線１４及びビット線１５とのクロストークを小さくすることができる。 - 特許庁

The acceleration test is selected among (1) word line voltage application time extension, (2) bit line charging time extension, (3) bit line voltage rise, (4) word line application voltage rise, and (5) memory cell power supply potential drop.例文帳に追加

加速試験は、１）ワードライン電圧印加時間延長、２）ビットライン充電時間延長、３）ビットライン電圧上昇、４）ワードライン印加電圧上昇、５）メモリセル電源電位下降の内から選択される。 - 特許庁

Related to a memory cell 12, a second bit line 15 is provided at the position where a storage element 28 is clamped with a bit line 14.例文帳に追加

本発明のメモリセル１２は、記憶素子２８を第１のビット・ライン１４とで挟める位置に第２のビット・ライン１５を設けるように構成した。 - 特許庁

Stable read operation can be performed by charging a bit line again, detecting electric charges required for charging again, and reading out it to a sub-bit line.例文帳に追加

ビット線の再チャージを行い、再チャージに必要な電荷量を検出し、サブビット線に読み出すことで、安定して読み出し動作を行える。 - 特許庁

A bit line BL is formed extending in the column direction of a matrix.例文帳に追加

ビット線ＢＬはマトリクスの列方向に延在して形成されている。 - 特許庁

To provide a semiconductor device, where the shoulder margin of a bit line is increased and the bit-line loading capacitance is decreased, and to provide a method for manufacturing the semiconductor device.例文帳に追加

ビットラインのショルダーマージンを増加させ、ビットラインローディングキャパシタンスを減少させた半導体装置及びその製造方法を提供する。 - 特許庁

The memory comprises a memory cell 1 connected to a bit line L for holding data, and a bipolar transistor 6 whose base is connected to the bit line.例文帳に追加

このメモリは、ビット線ＢＬに接続され、データを保持するメモリセル１と、ビット線ＢＬにベースが接続されたバイポーラトランジスタ６とを備えている。 - 特許庁

To provide a semiconductor memory wherein bit line capacity can be lowered.例文帳に追加

ビット線容量を低下可能な半導体記憶装置を提供する。 - 特許庁

Voltages are applied to each bit line by write voltage applying circuits 110.例文帳に追加

書き込み電圧印加回路１１０は、各ビット線に電圧を印加する。 - 特許庁

The other end of the ferroelectric capacitor 302 is connected to the second bit line BL1.例文帳に追加

強誘電体キャパシタ302の他端は第２ビットラインBL1に連結される。 - 特許庁

A sense amplifier circuit 401 and a sense amplifier circuit 411 are connected respectively to a bit line pair BL0 and inverse of BL0 and a bit line pair BL1 and inverse of BL1.例文帳に追加

ビット線対ＢＬ０及び／ＢＬ０にセンスアンプ４０１が、ビット線対ＢＬ１及び／ＢＬ１にセンスアンプ４１１が接続されている。 - 特許庁