「Bit-line」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

In an embodiment, a bit line is formed of copper using a damascene technique, and when the copper bit line is formed, a copper stud may be formed around the copper bit line.例文帳に追加

一実施形態では、ビットラインが銅を使用したダマシン法で形成されて、前記銅ビットラインが形成される際、銅ビットラインの近くに銅スタッドを形成することができる。 - 特許庁

The first signal is a bit line sense enable signal for activating the bit line sense amplifier circuit, and the local sense amplifier circuit is activated only for a fixed period of time after the bit line sense enable signal is activated.例文帳に追加

第１信号はビットラインセンス増幅回路を活性化させるビットラインセンスイネーブル信号であり、ローカルセンス増幅回路はビットラインセンスイネーブル信号が活性化された後に一定の時間だけ活性化される。 - 特許庁

The nonvolatile semiconductor memory includes a cell transistor, a cell bit line connected to the cell transistor, a pre-charge circuit leading to the cell bit line, a lead transistor, and a sense amplifier leading to a read bit line.例文帳に追加

不揮発性半導体メモリは、セルトランジスタと、セルトランジスタに接続されたセルビット線と、セルビット線につながるプリチャージ回路と、リードトランジスタと、リードビット線につながるセンスアンプと、を備える。 - 特許庁

The bit line charge circuit 16 connects the second bit line BLB to a power source VDD at a certain timing of the reading operation, and disconnects the second bit line BLB from the power source VDD before the reading operation is completed.例文帳に追加

ビット線チャージ回路１６は、読み出し動作中のあるタイミングで、第２ビット線ＢＬＢと電源ＶＤＤとを接続し、且つ、読み出し動作が終了するまでに、第２ビット線ＢＬＢと電源ＶＤＤとの接続を切断する。 - 特許庁

If the bit line capacitance is not adequate to provide a charge that is necessary, additional bit line capacitance is borrowed from unselected bit line, or a source follower select transistor may be used.例文帳に追加

もしビット線容量が、必要な電荷を提供するのに十分でなければ、選択されていないビット線から追加のビット線容量が借用されるか、ソースフォロワ選択トランジスタが使用されてよい。 - 特許庁

The memory cell MC1 to memory cell MCm, a bit line insertion capacitance Cb1 and a bit line parasitic capacitance Ck1 are connected to the bit line BL.例文帳に追加

ビット線ＢＬには、メモリセルＭＣ１、・・・、メモリセルＭＣｍ、ビット線挿入キャパシタＣｂ１、及びビット線寄生容量Ｃｋ１が接続される。 - 特許庁

The data circuit 11 selects the group 29 of bit line application voltage terminals based on the held data, and gives voltage of the selected group of bit line application voltage terminals to a bit line BLe or BLo.例文帳に追加

データ回路１１は、保持したデータに基づいて、ビット線印加電圧端子群２９を選択し、選択したビット線印加電圧端子群の電圧を、ビット線ＢＬｅ、又はＢＬｏに与える。 - 特許庁

An input/output circuit part has a pre-charge circuit of a complementary bit line and an input/output circuit inputting/outputting a signal to the complementary bit line selected by the bit line selecting circuit.例文帳に追加

入出力回路部は、相補ビット線のプリチャージ回路、ビット線選択回路で選択された相補ビット線に信号を入出力する入出力回路を有する。 - 特許庁

When a memory cell outputs a stored value to a bit line, the read-out margin can be increased by connecting an internal capacitor to a bit line and increasing capacitance of the bit line.例文帳に追加

メモリセルがビット線に記憶値を出力する際には、内部キャパシタとビット線とを接続してビット線のキャパシタンスを大きくすることにより、読み出しマージンを大きくすることができる。 - 特許庁

A selection bit voltage supply line 210 and a non-selection bit voltage supply line 220 are connected to a bit line driving part 20 driving the plurality of word lines 50.例文帳に追加

複数のビット線５０を駆動するビット線駆動部２０には、選択ビット電圧供給線２１０及び非選択ビット電圧供給線２２０が接続される。 - 特許庁

A bit line control circuit (4) controls, at an activated state, the electrical potential of the second bit line (/BL) to the third electrical potential after electrical charges are transmitted to the first bit line (BL) selected.例文帳に追加

ビット線制御回路(4)は、活性状態において、選択された第１ビット線(PL)に電荷が転送された後、第２ビット線(/PL)の電位を第３電位に制御する。 - 特許庁

As the bit line BL2n-1 and the bit line BL2n have the same capacity, a potential Vave of each bit line after short-circuiting by a short circuit section s2a is made an intermediate value (Va+Vb)/2 of the potential Va and the potential Vb.例文帳に追加

ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎは，同一の容量を有しているため，短絡部ｓ２ａによって短絡された後の各ビット線の電位Ｖａｖｅは電位Ｖａと電位Ｖｂのちょうど中間値（Ｖａ＋Ｖｂ）／２となる。 - 特許庁

When the current related to the memory cell is not transferred to the first bit line, on the other hand, that is, the current related to the dummy cell is transferred to the first bit line, the divided current of the second bit line is outputted.例文帳に追加

一方、メモリセルに係る電流は第１のビット線へ転送されなかった場合、すなわち第１のビット線へはダミーセルに係る電流が転送された場合には、分割された第２のビット線の電流を出力する。 - 特許庁

MEMORY CIRCUIT, THE MEMORY CIRCUIT AND OPERATION METHOD OF ELEMENT, REDUCTION METHOD FOR BIT-LINE CONTROL SWITCHING, AND BIT-LINE SELECTION CONTROLLER FOR REDUCING THE BIT-LINE CONTROL SWITCHING IN THE MEMORY CIRCUIT例文帳に追加

メモリ回路、メモリ回路及び素子の動作方法、ビットライン制御スイッチングの減少方法、メモリ回路におけるビットライン制御スイッチングを減少させるビットライン選択制御器 - 特許庁

When a noticing cell Sx is at a bit line BLx side, first, '0' of data is written in a cell S of a bit line BLx side, also '1' of data is written in a cell S of a bit line/BLx side.例文帳に追加

注目セルＳｘがビット線ＢＬｘ側にある場合、先ず、通常モードを使って、ビット線ＢＬｘ側のセルＳにデータの“０”を、また、ビット線／ＢＬｘ側のセルＳにデータの“１”を書き込む。 - 特許庁

A part of the bit-line sharing cell plate 16 is formed directly on a source/drain region 27, and a region where the bit-line sharing cell plate 16 comes into contact with the source/drain region 27 forms a bit-line contact.例文帳に追加

そして、ビット線兼用セルプレート１６の一部がソース／ドレイン領域２７上に直接形成され、ビット線兼用セルプレート１６とソース／ドレイン領域２７とが接する領域がビット線コンタクトとなる。 - 特許庁

A potential supply circuit 9 supplies a write potential to the bit line HBL2, a ground potential GND to the bit line HBL3, a floating potential to the bit line HBL1 and the HBL4.例文帳に追加

電位供給回路９はビット線ＨＢＬ２に書込電位ＶＣＣＷを、ビット線ＨＢＬ３に接地電位ＧＮＤを、ビット線ＨＢＬ１およびＨＢＬ４にフローティング電位を供給する。 - 特許庁

The first sub-bit line 28 has a lower resistivity than the bit line 16, and is electrically connected to the bit line 16 at least at two locations outside of the hydrogen barrier films 18, 25.例文帳に追加

第１のサブビット線２８は、ビット線１６と比べて抵抗率が低く、且つ水素バリア膜１８、２５の外側の少なくとも２箇所においてビット線１６と電気的に接続されている。 - 特許庁

In standby, a global bit line GBL and a local bit line LBL of the memory area SM(m) are pre-charged, however, a local bit line LBL of the memory area SM(0) is not pre-charged.例文帳に追加

スタンバイ時にはグローバルビット線ＧＢＬ及びメモリ領域ＳＭ（ｍ）のローカルビット線ＬＢＬをプリチャージし、メモリ領域ＳＭ（０）のローカルビット線ＬＢＬはプリチャージしない。 - 特許庁

To provide a semiconductor device in which a bit line is linear and a cell transistor in a longitudinal direction is parallel with a bit line direction, and further, the bit line is wired on a location overlapping the cell transistor when viewed from above.例文帳に追加

ビット線が直線状であり、かつセルトランジスタの長手方向がビット線方向に平行であり、さらにビット線がセルトランジスタと平面視で重複する位置に配線された半導体装置を提供する。 - 特許庁

Then a polysilicon is embedded to form the bit line contact and a capacitor contact 6 at the same time before a bit line 7a is patterned, and further a side wall insulating film comprising a nitride film is formed on the side surface of the bit line.例文帳に追加

そして、ポリシリコンを埋め込み、ビット線コンタクトとキャパシタコンタクト６を同時に形成すると共に、ビット線７ａをパターニングし、更にビット線の側面に窒化膜からなる側壁絶縁膜９を形成する。 - 特許庁

This device is constituted so that a pre-charge control signal of a bit line load circuit 3 is generated by a bit line load control circuit 4 from a word line selecting signal arranged parallel to the bit lines and a pre-charge clock signal.例文帳に追加

この発明は、ビット線と並行に配置されたワード線選択信号とプリチャージクロック信号とから、ビット線負荷制御回路４によりビット線負荷回路３のプリチャージ制御信号を生成するように構成される。 - 特許庁

To enable to adjust a bit line reference potential when a bit line potential is read out by a bit line sense amplifier adopting an over-drive system in a DRAM and to read cell data correctly even if a cycle of read operation is shortened.例文帳に追加

DRAMにおいて、オーバードライブ方式を採用したビット線センスアンプによりビット線電位を読み出す時のビット線参照電位を調整可能とし、読み出し動作のサイクルを短くしてもセルデータを正しく読み出す。 - 特許庁

The bit line insertion capacitor Cb1 consists of the ferroelectric substance film, and whose one end is connected to the bit line BL and the other end to the low voltage power supply (ground potential) Vss to play a role of setting the bit line capacity to an optimum value.例文帳に追加

ビット線挿入キャパシタＣｂ１は、一端がビット線ＢＬに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、強誘電体膜から構成され、ビット線容量を最適な値に設定する役目をする。 - 特許庁

A bit line potential selecting means for applying a write-in potential to the bit line of an electric charges accumulating side and applying a ground potential to the bit line of the other side is provided on a memory cell being adjacent to the reference cell.例文帳に追加

レファレンスセルに隣接するメモリセルに対して、電荷蓄積側のビット線に書込み電位、他方のビット線に接地電位を印加するためのビット線電位選択手段を設ける。 - 特許庁

A bit-line driving circuit 25a is arranged for each bit-line pair BLm, NBLm, and is configured to reduce one potential selected from those of the bit-line pair BLm, NBLm.例文帳に追加

ビット線駆動回路２５ａは、各ビット線対ＢＬｍ，ＮＢＬｍに配置されており、ビット線対ＢＬｍ，ＮＢＬｍのうち選択された一方の電位を低下させることが可能な構成を有している。 - 特許庁

That is, since the bit line BL25 near the bit line BL24 of a sense target forcibly becomes a ground level, flow-in of electric charges from it is not caused, flow-in of a current for the bit line BL24 can be prevented.例文帳に追加

すなわち、センス対象のビット線ＢＬ２４近傍のビット線ＢＬ２５が強制的に接地レベルになるため、そこからの電荷の流入は生じず、よってビット線ＢＬ２４への電流流れ込みを防ぐことができる。 - 特許庁

These bit line capacity variable devices 12a-12d varies bit line capacity in accordance with bit line potentials V0 and V1 at the time of data read-out operation of a ferroelectric memory.例文帳に追加

これらビット線容量可変装置１２ａ〜１２ｄは、強誘電体メモリのデータ読み出し動作時におけるビット線電位Ｖ０およびＶ１に応じてビット線容量を変化させる。 - 特許庁

To prevent matching displacement of a bit line contact isolation region from a bit line diffusion layer in a bit line backing region of a virtual ground type memory cell array.例文帳に追加

仮想接地式メモリセルアレイのビット線裏打ち領域において、ビット線コンタクト分離領域とビット線拡散層との合わせズレを防ぐ。 - 特許庁

At this time, a bit line level control signal BLC is made to "CELSRC + Vt (threshold of a bit line level control transistor)" so that the bit lines BL (BLe, BLo) become the same voltage as that of the source line CELSRC.例文帳に追加

その際に、ビット線レベル制御信号ＢＬＣを“ＣＥＬＳＲＣ＋Ｖｔ（ビット線レベル制御用トランジスタのしきい値）”にして、ビット線ＢＬ（ＢＬｅ，ＢＬｏ）のレベルがソース線ＣＥＬＳＲＣと同じ電圧になるようにする。 - 特許庁

Electrodes which function as a bit line or word line are connected mutually among each memory array.例文帳に追加

ビット線またはワード線として機能する電極が、各メモリアレイ層間で互いに接続する。 - 特許庁

To provide a ROM integrated circuit device to precharge a virtual ground line and a bit line independently.例文帳に追加

仮想接地線とビット線とを独立にプリチャージさせるＲＯＭ集積回路装置を提供する。 - 特許庁

The selector circuit performs switching to electrically connect or disconnect between the bit line and the data line.例文帳に追加

セレクタ回路は、ビット線及びデータ線間の電気的に接続及び切断状態の切換をおこなう。 - 特許庁

A bit line is connected to a source of the transistor and runs vertically to the word line.例文帳に追加

ビット線は、そのトランジスタのソースに接続されて、ワード線に垂直に走る。 - 特許庁

61/4f2 DRAM CELL STRUCTURE HAVING FOUR NODES AND TWO PHASE WORD LINE LEVELS FOR EACH BIT LINE STUD例文帳に追加

ビット線スタッド毎に４つのノ—ドと２つの位相ワ—ド線レベルを有する６１／４ｆ２ＤＲＡＭセル構造 - 特許庁

An embedded bit line is formed in a substrate, and a gate and a word line are formed to cover the substrate.例文帳に追加

基板内に埋め込みビット線が形成され、その基板を覆ってゲートとワード線が形成される。 - 特許庁

The readout line OLCD for display is arranged between the bit line pair BS and /BS in a plane.例文帳に追加

平面視にて、ビット線対ＢＳ，／ＢＳの間に、表示用読み出し線ＯＬＣＤが配置される。 - 特許庁

At least one of the dummy word line and the dummy bit line is disposed outside the memory cell array.例文帳に追加

ダミーワード線及びダミービット線の少なくとも１つはメモリセルアレイの外部に配置される。 - 特許庁

THREE-DIMENSIONAL MEMORY ARRAY HAVING IMPROVED CONTACT LAYOUT OF STRING SELECTION LINE AND BIT LINE例文帳に追加

ストリング選択線及びビット線の改善されたコンタクトレイアウトを有する３次元メモリアレイ - 特許庁

Consequently, when bit line voltage is raised, word line voltage is increased to super-high voltage.例文帳に追加

その結果、ビット線電圧が上昇する場合にワード線電圧は超高電圧へ増加される。 - 特許庁

To reduce the current required for a word line and a bit line in an MRAM memory array.例文帳に追加

MRAMメモリアレイにおいて、ワードラインおよびビットラインに必要とされる電流を低減させること。 - 特許庁

Each trench capacitor is positioned at about the intersecting point of a word line and a bit line.例文帳に追加

各トレンチキャパシタは、ワード線とビット線とのほぼ交点に位置する。 - 特許庁

A Y selecting circuit 13 is connected between a differential bit line BL/BL and a differential data line DL/DL.例文帳に追加

差動ビット線BL、/BLと差動データ線DL、/DLとの間にはＹ選択回路13が接続されている。 - 特許庁

The write word line WWL is formed on an upper layer side than the bit line BL.例文帳に追加

さらに、ライトワード線ＷＷＬは、ビット線ＢＬよりも上層側に形成される。 - 特許庁

The semiconductor storage includes a first word line 1, a bit line 2, and a resistance change material 4.例文帳に追加

半導体記憶装置は、第１ワード線１と、ビット線２と、抵抗変化材４とを備える。 - 特許庁