「Bit-line」に関連した英語例文の一覧と使い方(68ページ目) - Weblio英語例文検索

The bit line precharge voltage generator is provided with a precharge voltage generating circuit 4200 which generates the first voltage and supplies the voltage to the precharge circuits, a first capacitor 200, a charging means 201 which charges the first capacitor and transfer gate circuits (202, 203 and 204) which control the connection/disconnection of the first capacitor and the precharge circuits.例文帳に追加

ビット線プリチャージ電圧発生装置は、第１の電圧を発生してプリチャージ回路に供給するプリチャージ電圧発生回路４２００と、第１のキャパシタ２００と、第１のキャパシタを充電する充電手段２０１と、第１のキャパシタとプリチャージ回路との接続・切断を制御するトランスファーゲート回路（２０２、２０３、２０４）とを具備する。 - 特許庁

After a bit rate B of intensity modulated light outputted from the optical transmitter being an evaluation object and a cumulative wavelength distribution D of an optical fiber being an optical transmission line on which the light is transmitted are set so as to satisfy a prescribed relation, the performance of the optical transmitter is evaluated on the basis of a position relation between an optical waveform after transmission on the optical fiber and a pulse mask M.例文帳に追加

評価対象である光送信器より出力される強度変調光のビットレートＢと、その光が伝送される光伝送路である光ファイバの累積波長分散Ｄとが、所定の関係を満たすように設定された上で、その光ファイバにより伝送された後の光波形とパルスマスクＭとの間の位置関係に基づいて、光送信器の性能が評価される。 - 特許庁

The semiconductor memory is composed of a transistor TRA for selection (A) and a memory cell MCAM composed of a first electrode 21, a capacitor layer 22 and a second electrode 23 (B), the first electrode 21 is connected, via the transistor TRA for selection, to a bit line BLA and a thermal diffusion layer 25 is formed on or above the memory cell MCAM or under or below the memory cell.例文帳に追加

半導体メモリは、（Ａ）選択用トランジスタＴＲ_Aと、（Ｂ）第１の電極２１とキャパシタ層２２と第２の電極２３とから成るメモリセルＭＣ_AMから構成され、第１の電極２１は選択用トランジスタＴＲ_Aを介してビット線ＢＬ_Aに接続され、メモリセルＭＣ_AMの上若しくは上方、あるいは又、メモリセルの下若しくは下方には、熱拡散層２５が形成されている。 - 特許庁

To minimize a standby current IDD2P and an operating current by controlling turn-on/turn-off operating time of a voltage driving means of the end terminal to be the same using a PMOS transistor and an NMOS transistor of a low threshold voltage are used for a driver terminal, and stably driving a bit line pre-charge voltage and a cell plate voltage at a low power source voltage.例文帳に追加

ドライバー端にしきい電圧の低いＰＭＯＳトランジスタとＮＭＯＳトランジスタとを用いて、最終端の電圧駆動手段のターンオン／ターンオフ動作時間が同じになるように制御し、低電源電圧状態で、ビットラインプリチャージ電圧又はセルプレート電圧を安定的に駆動し、待機電流ＩＤＤ２Ｐ及び動作電流を最小化すること。 - 特許庁

Thus, even when the total sum of the off-leak current of an access transistor in the entire memory cells 201 and 202 belonging to the same column is as large as the on-current (drive current) of one drive transistor, the potential difference of a required size is secured between the complementary bit line pair BITO and NBITO at the time of the activation of a sense amplifier 250.例文帳に追加

これにより、同一コラムに属する全メモリセル２０１，２０２中のアクセストランジスタのオフリーク電流の総和が、１個のドライブトランジスタのオン電流（ドライブ電流）に匹敵するほど大きくても、センスアンプ２５０の起動時に相補ビット線対ＢＩＴ０，ＮＢＩＴ０の間に所要の大きさの電位差が確保される。 - 特許庁

The semiconductor memory device comprises a semiconductor layer 13 formed on an insulating film 12, and a memory cell array having a plurality of memory cells 10 in which first and second transistors Tr1, Tr2 formed in the semiconductor layer are connected in series, formed and disposed in a matrix state connected to a bit line BL in which one side of the cell is connected and a reference potential is imparted to other side.例文帳に追加

絶縁膜１２上に形成された半導体層１３と、半導体層内に形成された第１および第２のトランジスタTr1，Tr2が直列接続されたメモリセル１０が複数個マトリックス状に配置形成され、前記メモリセルの一方側が接続されたビット線ＢＬに接続され、他方側に基準電位を与えられたメモリセルアレイとを備える。 - 特許庁

The output current source 13-1 is provided with a D-A converter for outputting analog voltage by dividing external adjustable reference voltages Vref 1-1, Vref 2-1 according to n-bit gradation data 14-1, and a current supply source for varying the supply current according to the analog voltages and also outputting the supply current to the data line S-1.例文帳に追加

一出力電流源１３−１は、外部から調整可能な基準電圧Ｖｒｅｆ１−１，Ｖｒｅｆ２−１をｎビット階調データ１４−１に応じて分圧することによりアナログ電圧を出力するＤＡコンバータと、アナログ電圧に応じて供給電流を変化させるとともにデータ線Ｓ−１へ供給電流を出力する供給電流源とを備えている。 - 特許庁

A titanium silicide film 22 is formed through a silicon film 21 on an impurity semiconductor region 11 of a memory cell selecting MISFETQs where a bit line BL is formed, and a plug 20 formed inside a connection hole 19 is made of a metal film, so that the bulk resistance and contact resistance of a plug 20 are reduce with no erosion of a semiconductor substrate 1 by the titanium silicide film 22.例文帳に追加

ビット線ＢＬが形成されるメモリセル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上にシリコン膜２１を介してチタンシリサイド膜２２を形成し、接続孔１９の内部に形成されるプラグ２０を金属膜で構成することによって、半導体基板１をチタンシリサイド膜２２で侵食することなく、プラグ２０のバルク抵抗およびコンタクト抵抗を低減する。 - 特許庁

The memory is provided with first magnetoresistance effect elements MTJ1 to 0 arranged in a matrix to be used as storage elements, and a second magnetoresistance effect element BMTJ1 inserted in between a bit line to which the first magnetoresistance effect elements are connected and a reading bias power source to supply a negative current from the reading bias power source circuit.例文帳に追加

磁気ランダムアクセスメモリは、記憶素子として使用するマトリクス状に配置された第１の磁気抵抗効果素子ＭＴＪ１−０と、該第１の磁気抵抗効果素子が接続されたビット線と読み出し用バイアス電源との間に介挿されて、該読み出し用バイアス電源回路からの負荷電流を供給する第２の磁気抵抗効果素子ＢＭＴＪ１とを具備する。 - 特許庁

To suppress the deterioration in the quality of a radio line even when an extremely large noise due to the bit error of a digital base band signal generated in a transmission path between devices is instantaneously generated in a device for separating a radio base station into a radio modulation/demodulation part and a radio transmission/reception part, and for multiplexing and transmitting a plurality of digital base band signals between them.例文帳に追加

無線基地局を無線変復調部と無線送受信部に分離し、その間において複数のディジタルベースバンド信号を多重して伝送する装置において、装置間の伝送路で発生するディジタルベースバンド信号のビット誤りに起因した非常に大きな雑音が瞬時的に発生した場合にも、無線回線の品質低下を抑制する。 - 特許庁

Then, a second interlayer insulating film 210 is formed on the whole that includes the bit line 208 and the pad 209, and material films for a lower electrode, a ferroelectric body, and an upper electrode are successively formed thereon and patterned for the formation of a capacitor 211 composed of a lower electrode 211A, a ferroelectric film 211B, and an upper electrode 211C.例文帳に追加

次にビット線及び該パッドを含む全体の上に第２層間絶縁膜２１０を形成し、その上に下部電極用、強誘電体及び上部電極用の各物質を順次成膜後、パターニングして下部電極２１１Ａ、強誘電体膜２１１Ｂ及び上部電極２１１Ｃからなるキャパシタ２１１を形成する。 - 特許庁

A printer driver 12 of a host 1 determine the kind (form such as bit map, scan line or bus) of a graphics command to be outputted from the priority of object (character, image or graphics) of the print data in a PDL mode discriminating part 13 and memory capacitance usable for interpreting a PDL and performs the PDL translation in that mode.例文帳に追加

ホスト１のプリンタドライバ１２はＰＤＬモード判定部１３で印刷データのオブジェクト（文字、イメージ、グラフィックス）の優先度とプリンタ２でＰＤＬの解釈に使用し得るメモリ容量とから出力するグラフィックスコマンドの種類（ビットマップ、スキャンライン、パス、等の形式）を決め、そのモードでＰＤＬ変換を行う。 - 特許庁

The NAND type magnetic resistance RAM reduces a non-active region by connecting two or more transistors sharing source and drain regions in an NAND type in series and improves integration degree by reducing an effective area per cell by improving read-out performance by sharing one read-out node connected to a bit line with a plurality of transistors.例文帳に追加

本発明に係るＮＡＮＤ型磁気抵抗ラムは、ソース及びドレイン領域を共有する２つ以上のトランジスタをＮＡＮＤ型に直列連結して非活性領域を減少させ、ビットラインと連結された１つの読出しノードを複数のトランジスタと共有して読出し動作を改善することにより、セル当りの有効面積を減少させて集積度を向上させることができるようにする。 - 特許庁

The method of erasing data of the SONOS memory device is characterised in that the data are erased by injecting hot holes that are generated by high electric field between at least one of the first electrode and the second electrode both connected with at least one bit line and a gate electrode connected with a wordline, into a nitride film through a tunnel oxide film energy barrier.例文帳に追加

少なくとも一つのビットラインに接続された第１及び第２電極のうち少なくとも一つの電極とワードラインに接続されたゲート電極間の高電界によって発生するホットホールがトンネル酸化膜エネルギー障壁を越えて窒化膜に注入されることによってデータが消去されることを特徴とするＳＯＮＯＳメモリ素子のデータ消去方法である。 - 特許庁

Whether a data subsystem is to be operated as a cache memory or as a scratchpad memory in which line fetch from an external memory is suppressed is determined, and a control bit is programmed so that the data subsystem can be operated as either the cache memory or the scratchpad memory depending on the determination result.例文帳に追加

データサブシステムをキャッシュメモリとして作動すべきか、または外部メモリからのラインフェッチを抑制するスクラッチパッドメモリとして作動すべきかを判断し、前記判断に応じて前記データサブベースをキャッシュメモリまたはスクラッチパッドメモリのいずれかとして作動させるよう、制御ビットをプログラムする。 - 特許庁

A control code 44 switching a data input route which is determined based on a combination of commands before and after is embedded into a command code 45 to directly transmit bit information of the control code 44 to DMUX 13 of a multiplexer for switching a data input route to ALU 15 through a control line L1.例文帳に追加

命令コード４５中に前後の命令の組み合わせに基づいて決定されるデータ入力経路切換用の制御コード４４を組み込み、この制御コードのビット情報を制御線Ｌ１を介してＡＬＵ１５へのデータ入力経路切換用のマルチプレクサであるＤＭＵＸ１３に直接伝達する。 - 特許庁

The cell plate drive circuits 11, 12 are connected to an amplifier circuit control signal line 18 controlling an amplifier circuit 17 through the control circuit 16, and switch a potential of voltage outputted to the drive lines 9, 10 before and after of amplifying operation for potentials of bit lines 8, 9 of the amplifier circuit 17.例文帳に追加

セルプレート・ドライバ回路１１，１２は制御回路１６を介して増幅回路１７を制御する増幅回路制御信号線１８と接続されており、増幅回路１７のビット線８，９の電位に対する増幅動作の前後でドライブ線９，１０に出力する電圧の電位を切り替える構成となっている。 - 特許庁

A method for minimizing the current consumption includes: programming a cell without having a direct current flowing from a positive supply to the ground through the array, programming a plurality of cells without discharging a global bit line carrying a programming voltage between programming pulses, and programming a cell with transient currents.例文帳に追加

電流消費量を最小にする方法は、正の電源からアレイ経由で接地電源へ直流を流すことなくセルのプログラムを行う方法、各プログラムパルス間のプログラム電圧を伝えるグローバルビット線を放電することなく複数のセルのプログラムを行う方法、及び過渡電流を用いてセルのプログラムを行う方法を含む。 - 特許庁

To realize a debug function-incorporated microcomputer that enables more accurate tracing in real time by limiting output only to necessary information and preventing truncation of the necessary information, when tracing information on an internal bus via an output signal line smaller in bit width than the internal bus.例文帳に追加

内部バスのビット幅よりも少ないビット幅の出力信号線で内部バスの情報をトレースする際に、出力を必要な情報だけに制限して、必要な情報が途中で打ち切られることを防止し、より正確なトレースがリアルタイムで可能なデバック機能内蔵型マイクロコンピュータの実現を課題とする。 - 特許庁

Hereby, when the aluminum of low specific resistance as the metal film 106 is used, for example, and a via hole 120 is coupled with a bit line formed of the aluminum metal film 106, the aluminum metal film 106 can be restrained from being damaged without separately forming an additional film only by changing the etching gas.例文帳に追加

それによって、たとえば比抵抗が低いアルミニウムを金属膜１０６として用い、そのアルミニウム金属膜１０６によるビットラインにビアホール１２０を連結する際、エッチングガスを変化させるだけで別途に追加膜を形成せずともアルミニウム金属膜１０６のエッチング損傷を抑制できる。 - 特許庁

In each memory cell column, a bit line BL is connected with data buses DBa and DBb respectively through a drive switch at a node Na corresponding to one end side and a node Nb corresponding to the other end side, and connected with a reversed phase data bus/WDB through the drive switch in an intermediate node Nm.例文帳に追加

各メモリセル列において、ビット線ＢＬは、一端側に相当するノードＮａおよび他端側に相当するノードＮｂにおいて、駆動スイッチをそれぞれ介してデータバスＤＢａおよびＤＢｂと接続され、中間ノードＮｍにおいて、駆動スイッチを介して逆相データバス／ＷＤＢと接続される。 - 特許庁

Based upon a command set in a specified data setting register 53, an addressable address space of a buffer RAM 31 is optimized according to a packet length of a handled data standard to eliminate power consumption of an address bit line 63 of an address bus which becomes unnecessary as a result of the optimization.例文帳に追加

指定データ設定レジスタ５３に設定されたコマンドをもとに、バッファＲＡＭ３１に対しアクセス可能なアドレス空間を、扱うデータ規格のパケット長に応じて最適化し、前記最適化することにより不要となったアドレスバスのアドレスビット線６３における電力消費をなくすようにする。 - 特許庁

In the semiconductor memory device having a memory device constituted by a diffusion layer where the bit line 12 is formed on a semiconductor substrate 11 and the shielding film 17 is formed above the memory device, a discharging means 21 is formed on the substrate 11, an electric charge charged in the film 17 is discharged into the substrate 11 through the means 21.例文帳に追加

ビットライン１２が半導体基板１１上に形成された拡散層で構成されたメモリ素子と、その上方に形成された遮光膜１７とを備えた半導体記憶装置において、基板１１上に除電手段２１が形成されており、遮光膜１７に帯電した電荷は、除電手段２１を介して基板１１中に排出される。 - 特許庁

An OLT (optical line termination) is provided with a frame scrutinization unit 16 which detects an idle signal which repeats periodical fixed bit pattern from a down signal to an ONU (optical network unit) and a dummy frame producer 17 which inserts the dummy frame filled with scramble data with respect to the idle signal detected by the frame scrutinization unit 16.例文帳に追加

ＯＬＴが、ＯＮＵへの下り信号から周期的な固定ビットパターンを繰り返すアイドル信号を検出するフレーム精査部１６と、フレーム精査部１６により検出されたアイドル信号に対してスクランブルデータを充填したダミーフレームを挿入するダミーフレーム生成部１７とを備える。 - 特許庁

In the method for fabricating a semiconductor device, when a bit line 31A is formed of a W film, a second interlayer dielectric 20 underlying the W film is formed of a P-TEOS oxide film and then annealing is performed at 700-800°C for 1-30 min in nitrogen atmosphere in order to desorb an oxygen containing gas contained in the interlayer dielectric 20.例文帳に追加

開示される半導体装置の製造方法は、Ｗ膜から成るビット線３１Ａを形成する場合、Ｗ膜の下地となるＰ−ＴＥＯＳ酸化膜から成る第２の層間絶縁膜２０を形成した後に、窒素雰囲気内で、７００〜８００℃で、１〜３０分間アニール処理を施して、第２の層間絶縁膜２０内に含まれている酸素を含むガスを脱離させる。 - 特許庁

The bit of an output LDPC code is interleaved, by writing data related in the LDPC-code row direction serially to a table by an interleaver and reading the data in serial in the line direction from the right to the left to the LDPC code, having a code rate of 3/5 using a 8-PSK from another viewpoint.例文帳に追加

他の観点にしたがうと、８−ＰＳＫを利用するコードレート３／５を有するＬＤＰＣコードに対して、インターリーバはＬＤＰＣコード列方向に関係するデータをテーブルにシリアルに書き込み、右から左に行方向にデータをシリアルに読み出すことにより、出力ＬＤＰＣコードのビットをインターリーブする。 - 特許庁

To minimize deterioration of characteristics of an element by preventing an increase of resistance of a bit line and a storing electrode by lowering a deposition temperature of a buffer oxide film formed before deposition process of a nitride film for a gate spacer and by preventing out-diffusion of impurities implanted to a source/drain region.例文帳に追加

ゲートスペーサ用窒化膜の蒸着工程の前に形成する緩衝酸化膜の蒸着温度を低め、ソース／ドレイン領域に注入された不純物のアウト・ディヒュージョンを防ぐことにより、ビットラインと貯蔵電極のコンタクト抵抗の増加を防いで素子の特性の劣化を最小化させ、素子の特性及び信頼性を向上させること。 - 特許庁

The method is equipped with a step for making a first and a second transistors in an OFF state by inactivating a word line and a step for sequentially shifting the scan data inputted from a scan data input terminal to a memory cell arranged at a scan data output terminal side via a first and a second shift bit lines.例文帳に追加

ワード線を不活性化することにより、第１及び第２のトランジスタをオフ状態にするステップと、スキャンデータ入力端子から入力されるスキャンデータを、第１及び第２のシフトビット線を介して、スキャンデータ出力端子側に位置するメモリセルに順次シフトするステップとを備えることを特徴とする。 - 特許庁

In addition, a silicon oxide film 106 is formed on the surface of end of the aperture of the ONO film 102 by conducting heat treatment to the semiconductor substrate 101 in an atmosphere including an oxygen and halogen compound, and a bit line oxide film 107 is simultaneously formed to the upper part of each n-type diffusing layer 104 by oxidizing the upper part of the n-type diffusing layer 104.例文帳に追加

さらに、酸素およびハロゲン化合物を含む雰囲気で半導体基板１０１に熱処理を行なって、ＯＮＯ膜１０２の開口部の端部表面にシリコン酸化膜１０６を形成すると同時に、各ｎ型拡散層１０４の上部を酸化することにより、各ｎ型拡散層１０４の上部にビットライン酸化膜１０７を形成する。 - 特許庁

The semiconductor device includes a first inverter circuit, a second inverter circuit in which an output node is connected to an input node of the first inverter circuit while the input node is connected to the output node of the first inverter circuit, and a first access transistor in which one of a source and a drain is connected to the output node of the first inverter circuit while the other connected to a bit line.例文帳に追加

第１インバータ回路と、出力ノードが前記第１インバータ回路の入力ノードに接続され、入力ノードが前記第１インバータ回路の出力ノードに接続された、第２インバータ回路と、ソース及びドレインの一方が前記第１インバータ回路の出力ノードに接続され、他方がビット線に接続された、第１アクセストランジスタとを具備する。 - 特許庁

When the reference data are generated from the design data, a scan list defined by coordinates of intersections found by scanning graphic data represented as polygons in a line direction in units of sub-pixels obtained by dividing a pixel or bit maps by the units of sub-pixels are generated, and an image intensity distribution corresponding to the transmissivity or phase distribution of a sample is calculated, using a physical model for partial coherent imaging.例文帳に追加

設計データから参照データを作成する際に、画素を分割したサブ画素単位で、多角形により表わされる図形データをライン方向に走査して求めた交点の座標で定義される走査リスト若しくはサブ画素単位のビットマップを生成し、試料の透過率や位相分布に応じた像強度分布を部分コヒーレント結像の物理モデルに基づいて計算する。 - 特許庁

To prevent propagation of a soft error between adjoining column groups in a static random access memory comprising a semiconductor substrate on which a first conductivity type common well is formed, and a memory cell array consisting of memory cells arranged in matrix in the common well on the semiconductor substrate, so that a group of memory cells connected with a common bit line while being arranged in the column direction forms a memory cell column.例文帳に追加

第１の導電型の共通ウェルが形成された半導体基板と、前記半導体基板上の前記共通ウェルに行列状に配列されたメモリセルよりなり、列方向に整列して共通のビット線に接続される一群のメモリセルがメモリセルカラムを形成するメモリセルアレイからなるスタティックランダムアクセスメモリにおいて、隣接カラム群間のソフトエラーの伝搬を抑制する。 - 特許庁

To obtain a semiconductor device provided with a memory cell and a peripheral circuit having openings of different aspect ratio on the same substrate wherein a barrier metal is formed with good coverage in the opening and contact resistance of a plug and a bit line provided in the opening and a polysilicon plug is stabilized and reduced.例文帳に追加

メモリセル部と周辺回路部とを同一基板上に設けた半導体装置が異なるアスペクト比の開口を有し、この開口にカバレッジ性の良い開口内バリアメタルを形成するとともに、開口に設けたプラグとビット線およびポリシリコンプラグとのコンタクト抵抗の安定化、低減化をはかる。 - 特許庁

This device is provided with plural word lines, plural bit lines, plural cells, a memory cell array consisting of plural cell blocks provided with plural cell power lines supplying power source voltage to the cells, plural row decoders, and plural cell power relieving circuit cutting off selectively only connection of a cell power line supplying power source line to the defective cell and a power source when a defective cell in which standby current failure occurs exists.例文帳に追加

複数個のワードラインと、複数個のビットラインと、複数個のセルと、前記セルに電源電圧を供給する複数個のセルパワーラインを具備した複数個のセルブロックとからなるメモリセルアレイと、複数個のローデコーダー回路と、スタンバイ電流不良が発生した不良セルが存在する場合、前記不良セルに電源電圧を供給するセルパワーラインと電源との間のみを選択的に遮断する複数個のセルパワー救済回路とを備える。 - 特許庁

The semiconductor comprises a plurality of memory cells interconnected in series each having a floating gate and a control gate; two selection transistors connected across the plurality of memory cells; a bit line that contacts the impurity region of one of the two selection transistors; and a ground line that contacts the impurity region of the other of the two selection transistors.例文帳に追加

フローティングゲイトと、コントロールゲイトとを有し、互いに直列に接続された複数のメモリーセルと、前記複数のメモリーセルを挟んで接続された２つの選択トランジスタと、前記２つの選択トランジスタの一方の選択トランジスタの不純物領域とコンタクトするビット線と、前記２つの選択トランジスタのもう一方の選択トランジスタの不純物領域とコンタクトするアース線とを有していることを特徴とする。 - 特許庁

To provide a semiconductor device having a construction, in which a plurality of memory cells each including a first transistor, a second transistor and a capacitor element are arranged as a matrix, and a wiring that is also called a bit line for connecting one of the memory cells with another memory cell, and a source electrode or a drain electrode in the first transistor are electrically connected through the source electrode or a drain electrode in the second transistor.例文帳に追加

第１のトランジスタと第２のトランジスタと容量素子とを各々含む複数のメモリセルをマトリクス状に配置し、メモリセルの一と他のメモリセルとを接続する配線（ビット線とも呼ぶ）と、第１のトランジスタにおけるソース電極またはドレイン電極と、が、第２のトランジスタにおけるソース電極またはドレイン電極を介して電気的に接続した構成とした半導体装置を提供する。 - 特許庁

A semiconductor storage device includes: the TRUE side storage transistor and BAR side storage transistor; selection transistors connected between drains of both storage transistors and corresponding bit lines; a word line connected to gates of two selection transistors; a flip-flop composed by cross connecting two CMOS inverters; and two gate transistors connected between the drains of respective storage transistors and corresponding input/output section of the flip-flop.例文帳に追加

ＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、両記憶トランジスタのドレインと対応するビット線との間に接続された選択トランジスタと、２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、各記憶トランジスタのドレインとフリップフロップの対応する入出力部との間に接続された２つのゲートトランジスタとを備える。 - 特許庁

While a bit line is pre-charged by two different voltage being the exact opposite each other having a first voltage value and a second voltage value, read-out can be performed in a memory cell, two voltage values obtained in this case are attained by enabling buffer to a first or a second capacitor respectively before these two voltage values are supplied to an evaluator to be compared.例文帳に追加

上記課題は、本発明によれば、ビットラインが２つの互いに異なる正反対の電圧に第１の電圧値及び第２の電圧値によってプリチャージされている間に、メモリセルは次々に読み出し可能であり、この場合に得られる２つの電圧値は、これら２つの電圧値が互いに比較されるために評価器に供給される前に、それぞれ第１の乃至は第２のキャパシタンスにバッファ可能であることによって解決される。 - 特許庁

A readout transistor 10 which reads data out by detecting the deviation of the polarization of the ferroelectric film of a selected ferroelectric capacitor 30 is connected to one end of a series circuit constituted by connecting multiple ferroelectric capacitors 30 successively in a bit-line direction and a memory cell block is composed of multiple ferroelectric capacitors 30, selection transistors 20, and one readout transistor 10.例文帳に追加

複数個の強誘電体キャパシタ３０がビット線方向に連続に接続されてなる直列回路の一端には、選択された強誘電体キャパシタ３０の強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタ１０が接続されており、複数個の強誘電体キャパシタ３０、複数個の選択トランジスタ２０及び１個の読み出しトランジスタ１０によってメモリセルブロックが構成されている。 - 特許庁

To enable to eliminate products having lower reliability out of initial good products by testing margin for a reference potential of a bit line in the case that storage data is read out from a memory cell in a ferroelectric memory, improving reliability of products shipped, and to perform efficiently analysis of defect by making easy to discriminate whether defect of an initial defective product is caused by margin defect or by defect of a manufacturing process.例文帳に追加

強誘電体メモリに関し、メモリセルからビット線に記憶データが読み出された場合におけるビット線の電位の基準電位に対するマージンを試験し、初期良品からの信頼性の低い製品の除去を可能とし、出荷する製品の信頼性の向上を図ると共に、初期不良品については、その不良がマージン不良を原因とするものなのか、あるいは、製造プロセスの欠陥によるものなのかの識別を容易にし、不良解析の効率化を図る。 - 特許庁

The non-volatile memory element has a plurality of memory transistors disposed on a semiconductor substrate with a NAND string, string selection transistors disposed at one-side ends of the plurality of memory transistors on the semiconductor substrate, ground selecting transistors disposed in other ends of the plurality of memory transistors on the semiconductor substrate, and a bit line electrically connected to the semiconductor substrate and to the gate electrode of the ground selecting transistor.例文帳に追加

本発明は、半導体基板上にＮＡＮＤストリングで配置された複数のメモリトランジスタと、複数のメモリトランジスタ一端の半導体基板上に配置されたストリング選択トランジスタと、複数のメモリトランジスタ他端の半導体基板上に配置された接地選択トランジスタと、半導体基板及び接地選択トランジスタのゲート電極に電気的に連結されたビットラインと、を備える不揮発性メモリ素子である。 - 特許庁

In the sense amplifier circuit including a latch circuit formed by connecting two inverters, and two transistors for precharge inserted between a bit line and each output node of the latch circuit to perform precharge operation in response to a sense amplifier activation signal, precharge operation is accelerated by applying predetermined voltage between a substrate and a source of each transistor for precharge, using a substrate bias effect of the transistor and lowering threshold voltage.例文帳に追加

２個のインバータを接続してなるラッチ回路と、ビット線とラッチ回路の各出力ノードとの間に挿入されセンスアンプ活性化信号に応答してプリチャージ動作する２個のプリチャージ用トランジスタとを備えたセンスアンプ回路において、各プリチャージ用トランジスタの基板−ソース間に所定の電圧を印加してトランジスタの基板バイアス効果を利用してしきい値電圧を低下させることによって、プリチャージ動作を高速化する。 - 特許庁

A multiplex transmission circuit comprising an input register (304) storing a primary data character of start-stop system to be transmitted, an inputting process of a secondary data character (302) receiving the secondary data character such as status control signals, an output registers (305), a gate (330-332) transferring primary data characters to the output register (305) from the input register (304) when the output register is open and the input register is full, a transfer device (351) transferring a secondary character with given instruction bit to the output register (305) from the secondary data input system when the input register (304) is not full, a means to output data character in the output register to output line (110). 例文帳に追加

送信する調歩式一次データキャラクタを格納する入力レジスタ(304)と、ステータス制御信号等の二次データキャラクタを受入れる二次データキャラクタ入力手段(302)と、……出力レジスタ(305)と、……出力レジスタが空で、入力レジスタが一杯の時一次データキャラクタを入力レジスタ(304)から出力レジスタ(305)へ転送するゲート手段(330～332)と、……入力レジスタ(304)が一杯でない時二次キャラクタを二次データ入力手段からマーク指示ビット等を付与して出力レジスタ(305)へ転送する転送手段(351)と、……出力レジスタ内のデータキャラクタを出力線(110)へ出力する手段とを備えた多重化送信回路。 - 特許庁

The control data of the second logic level deciding that the write control voltage is not applied to the bit line is stored in a data storage circuit other than the data storage circuit in which externally inputted control data are stored.例文帳に追加

電荷蓄積層を有するメモリセルが行列を形成しマトリクス状に配置されたメモリセルアレイと、それぞれがそれぞれの行を形成する前記メモリセルに共通に接続される複数のワード線と、それぞれがそれぞれの列を形成する前記メモリセルに共通に接続される複数のビット線と、前記ワード線を選択し書き込み電圧を印加する手段と、選択されたワード線に接続される前記メモリセルの前記電荷蓄積層に電荷蓄積を行うための書き込み制御電圧を前記ビット線に印加するか否かを決める第１の論理レベルあるいは第２の論理レベルの制御データを記憶する、それぞれがそれぞれのビット線に設けられた複数のデータ記憶回路と、を具備し、外部から入力された制御データが記憶される前記データ記憶回路以外の前記データ記憶回路に、前記ビット線に前記書き込み制御電圧を印加しないように決める前記第２の論理レベルの制御データを、内部で記憶させる。 - 特許庁