「Bit-line」に関連した英語例文の一覧と使い方(67ページ目) - Weblio英語例文検索

The top faces of parts 7 have positions in the Y direction which is identical to those of the parts 6 of one active areas AA as parts of the other active areas AA arranged adjacent to one active areas AA, and the positions are disposed to the parts lower than the top faces of the parts 6 connecting the bit-line contacts CB in one of the active areas AA.例文帳に追加

そして、一のアクティブエリアＡＡにおけるビット線コンタクトＣＢが接続された部分６の上面よりも、この一のアクティブエリアＡＡの隣に配置された他のアクティブエリアＡＡの一部分であって、Ｙ方向における位置が一のアクティブエリアＡＡの部分６と同じである部分７の上面を、下方に位置させる。 - 特許庁

Since the second bite of an error command 81 is made "55H(01010101B)" which is set and reset at an interval of one bit, when a display control board D accurately receives the error command 81 and displays it, it is confirmed that no bridge (short circuit) between signal lines is present in the signal line to transmit the controlling command.例文帳に追加

エラーコマンド８１の２バイト目は、１ビット置きにセット及びリセットされた「５５Ｈ（01010101B）」とされているので、表示用制御基板Ｄがエラーコマンド８１を正確に受信してエラー表示をすれば、制御用コマンドを送信する信号線に信号線同士のブリッジ（短絡）がないことを確認することができる。 - 特許庁

Further, since the second bite of an error releasing command 82 is made "2AH(00101010B)" obtained by performing bit reversing of the error command 81, when the display control board D can accurately receive the error releasing command 82 together with the error command 81 and brings the error display back to original display before the error, it can be confirmed that no disconnection is present in the signal line to transmit the control command.例文帳に追加

また、エラー解除コマンド８２の２バイト目は、エラーコマンド８１に対してビット反転された「２ＡＨ（00101010B）」とされているので、表示用制御基板Ｄがエラーコマンド８１と共に、エラー解除コマンド８２を正確に受信してエラー表示をエラー前の元の表示に戻すことができれば、制御用コマンドを送信する信号線に断線がないことを確認することができる。 - 特許庁

The ferroelectric memory has a transistor 7 having a pair of source/drain regions 3 and 4, a lower electrode 9 connected to the source and drain regions 3 of the transistor 7, a ferroelectric layer 10 formed on the lower electrode 9, and a memory cell 50 including a bit line 11 formed on the ferroelectric layer 10.例文帳に追加

この強誘電体メモリは、一対のソース／ドレイン領域３および４を有するトランジスタ７と、トランジスタ７のソース／ドレイン領域３および４に接続された下部電極９と、下部電極９上に形成された強誘電体層１０と、強誘電体層１０上に形成されたビット線１１とを含むメモリセル５０とを備えている。 - 特許庁

This device is provided with a flip-flop circuit for setting first and second storage nodes to one side and the other side of first and second potential levels in accordance with stored data, and a switch circuit coupling electrically an internal node coupled electrically to a bit line and the first potential in accordance with the potential level of the storage node of one side in reading data.例文帳に追加

記憶するデータに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方に設定するためのフリップフロップ回路と、データ読出時において、一方の記憶ノードの電位レベルに応じて、ビット線と電気的に結合された内部ノードと第１の電位とを電気的に結合するスイッチ回路とを設ける。 - 特許庁

The gateway includes: a content converter for converting inputted contents into contents of a bit rate determined in accordance with a line capability of an internal network; and a content distributor for receiving contents from an external network in response to a request from a content viewing terminal connected to the internal network and distributing the contents converted by the content converter.例文帳に追加

ゲートウェイは、入力されたコンテンツを、内部ネットワークの回線能力に応じて定められたビットレートのコンテンツに変換するコンテンツ変換部と、前記内部ネットワークに接続されたコンテンツ視聴端末からの要求に応じて、外部ネットワークからコンテンツを受信し、前記コンテンツ変換部にて変換したコンテンツを配信するコンテンツ配信部と、を備える。 - 特許庁

The selection voltage adjustment method of the ferroelectric storage device has a step for respectively detecting voltages V_0 to V_4 outputted via either one of a wordline 14 and a bit line 16 connected to a ferroelectric memory cell 18 when a plurality of inspection voltages V_+S0 to V_+S4 are successively applied to the ferroelectric memory cell 18 in a prescribed unit of voltage.例文帳に追加

強誘電体記憶装置の選択電圧調整方法は、強誘電体メモリセル１８に所定電圧刻みで複数の検査電圧Ｖ_＋Ｓ０〜Ｖ_＋Ｓ４を順次印加した時に、その強誘電体メモリセルに接続されたワード線１４及びビット線１６のいずれか一方を介して出力される電圧Ｖ_０〜Ｖ_４をそれぞれ検出する工程を有する。 - 特許庁

The semiconductor device is provided with an embedded conductive film 12A formed of a conductor including impurity embedded in a channel part formed to a semiconductor substrate 10, and a bit line 12 formed of a first diffusion layer 12B formed in the regions in both sides of the channel part and a second diffusion layer 12C formed at the side wall and the bottom surface of the channel part.例文帳に追加

半導体装置は、半導体基板１０に形成された溝部に埋め込まれた不純物を含む導電体からなる埋め込み導電膜１２Ａと、溝部の両側方の領域に形成された第１の拡散層１２Ｂと、溝部の側壁及び底面に形成された第２の拡散層１２Ｃとからなるビット線１２を備えている。 - 特許庁

An NMOS sense-amplifier NSA is arranged in the p-type well PW 1, a PMOS sense-amplifier PSA and a changeover switch circuit Phit 1 are arranged in one of the n-type wells NWB 1, a bit line equalizing circuit EQL and a changeover switch circuit Phit 2 are arranged in the other n-type well NWB 2.例文帳に追加

ｐ型ウェルＰＷ１にＮＭＯＳセンスアンプＮＳＡが配置され、一方のｎ型ウェルＮＷＢ１にＰＭＯＳセンスアンプＰＳＡと切り替えスイッチ回路Ｐｈｉｔ１が配置され、他方のｎ型ウェルＮＷＢ２にビット線イコライズ回路ＥＱＬと切り替えスイッチ回路Ｐｈｉｔ２が配置される。 - 特許庁

A temporary path select signal storage device 104 stores the path select signals 102 as many as (n) states, outputs the path select signals 104a as many as (m) states ((m)≤(n)), and changes the input bit position in accordance with the encoding restrict length for a system to which Viterbi decoding is applied, or the estimated number of coefficients for the estimate transmission line.例文帳に追加

パスセレクト信号一時記憶装置１０４は、パスセレクト信号１０２ａをｎステート分だけ記憶し、ｍステート分（ｍ＜＝ｎ）のパスセレクト信号１０４ａを出力し、ビタビ復号を行なうシステムの符号化拘束長又は想定される推定伝送路の係数の数に応じて入力ビット位置を変更する。 - 特許庁

The MRAM device is provided with electrodes (first electrodes) TA1, TA2 of memory cell access transistors on a substrate 51, magnetic tunnel junction elements 86a, 86b electrically connected to the first electrodes TA1, TA2, and a bit line (a second electrode) 91 electrically connected to the first electrodes TA1, TA2 through the magnetic tunnel junction elements 86a, 86b.例文帳に追加

前記ＭＲＡＭ装置は、基板５１上のメモリセルアクセストランジスタの電極（第１電極）ＴＡ１，ＴＡ２、該第１電極ＴＡ１，ＴＡ２に電気的に連結された磁気トンネル接合要素８６ａ、８６ｂおよび該磁気トンネル接合要素８６ａ、８６ｂを通じて第１電極ＴＡ１，ＴＡ２に電気的に連結されたビットライン（第２電極）９１を備える。 - 特許庁

To obtain an NROM type memory array of such a structure as adjacent memory units MU share a diffusion bit line interposed between in which generation of a through current path is blocked at the time of reading or writing data simultaneously from or into two memory transistor cells.例文帳に追加

隣接するメモリユニットＭＵがその間にある拡散ビット線を共有する構成であるＮＲＯＭ型メモリアレイにおいて、２個のメモリトランジスタセルを同時に読み出すあるいは書込む場合に貫通電流パスが生じるため本発明は、かかる貫通電流パスの生成を阻止するＮＲＯＭ型メモリアレイを提供することを目的とする。 - 特許庁

To provide a high quality and high speed optical communication system for avoiding occurrence of error floor by making error correction on a number of residual errors caused by soft decision decoding of an inner code in accordance with an outer code for suppressing an increase in a transmission rate even on a transmission line where a higher bit error may occur.例文帳に追加

より高いビット誤りが生じる伝送路においても、内符号の軟判定復号による多くの残留エラーを、伝送速度の上昇を抑えることが可能な外符号により誤り訂正することで、エラーフロアの発生を回避し、高品質で高速な光通信システムを提供することを目的とする。 - 特許庁

In the semiconductor memory device being an amplification type cross point memory, a reset switch Trst short-circuiting a common node electrode NE to ground any time is provided, the common node electrode NE is kept in a state of being separated from a bit line BL, the reset switch Trst is transited from on to off and from off to on.例文帳に追加

増幅型クロスポイントメモリとしての半導体記憶装置において、共通ノード電極ＮＥを適時グランドにショートさせるリセットスイッチＴｒｓｔを設置し、さらにメモリユニットＭＵからのデータ読出時には、共通ノード電極ＮＥはビット線ＢＬから切り離されたままの状態に保ち、リセットスイッチＴｒｓｔをオンからオフに、そしてオフからオンに遷移させる。 - 特許庁

The CPU 11 determines the reset of the node 10b when a high impedance condition generated in the terminal 12 accompanied by the reset of the node 10b is recognized for 50 ms via the resistance 10f and the bit line 10e, and conducts synchronization processing required for the transmission and reception of parallel data to the node 10b.例文帳に追加

ＣＰＵ１１は、ノード１０ｂのリセットに伴いビジー端子１２に生ずるハイインピーダンス状態をプルアップ抵抗１０ｆ及びＨＳビットライン１０ｅを介し５０ｍｓの間認識したときノード１０ｂのリセットと判定し、ノード１０ｂとの間のパラレルデータの送受信に必要な同期化処理を行う。 - 特許庁

In the nonvolatile semiconductor memory having a plurality of memory cells sharing word lines and sharing bit lines with adjacent memory cells, a plurality of memory cells connected to the same word line are written from one end cell to another end cell in this order.例文帳に追加

ワード線を共有し、かつビット線を隣接するメモリセルにて共有する複数のメモリセルを有する不揮発性半導体メモリ装置に対して、同一ワードラインに接続される複数のメモリセルのうち、一方端のメモリセルから他方端のメモリセルへ順番に書き込みを行う不揮発性メモリ装置の書き込み方法。 - 特許庁

A coding circuit 102 of this data transmitter assembles a plurality of tributary signals demultiplexed by a serial parallel conversion circuit 101 into frames, a parallel serial conversion circuit 104 multiplexes signals that are subject to only bit synchronization among the tributary signals by delay circuits 103 and transmits the multiplexed signal to a transmission line 110.例文帳に追加

データ送信装置１０が、直並列変換回路１０１により多重分離された複数のトリビュタリ信号を符号化回路１０２によりフレーム化し、遅延回路１０３によりトリビュタリ信号間の同期としてビット同期のみをおこなった信号を並直列変換回路１０４により多重化して伝送路１１０上に送信する。 - 特許庁

In the data transmission equipment data to be transmitted is read out from a memory, converted by a packet processing circuit into a packet having a format conforming to a communication protocol, and affixed with a parity bit by a parity processing circuit before being transmitted through a transmission line.例文帳に追加

本発明のデータ伝送装置では、送信すべきデータが格納されたメモリからデータが読み出され、パケット処理回路により、読み出されたデータが通信プロトコルに従う形式のパケットに変換され、パリティ処理回路により、生成されたパケットにパリティビットが付加され、伝送路を介してデータが送信される。 - 特許庁

A method for fabricating a semiconductor device includes etching a substrate to form a trench, forming a junction region in the substrate under the bottom of the trench, etching the bottom of the trench to a certain depth to form a side wall junction region, and forming a bit line coupled to the side wall junction region.例文帳に追加

基板をエッチングしてトレンチを形成するステップと、前記トレンチ底面の基板内に接合領域を形成するステップと、前記トレンチ底面を一定の深さエッチングして側壁接合領域を形成するステップと、前記側壁接合領域に接続するビットラインを形成するステップと、を含む半導体装置の製造方法。 - 特許庁

This circuit has an inverter 1 of which an input potential is a potential of a bit line 10 of a memory cell 11, a plurality of P channel transistors 2a, 2b promoting an input potential for the inverter 1, and a plurality of two input OR circuits 14a, 14b selecting promotion of an input potential by a plurality of P channel transistors 2a, 2b.例文帳に追加

メモリセル１１のビットライン１０の電位を入力電位とするインバータ１と、インバータ１への入力電位を助長する複数のＰチャネルトランジスタ２ａ，２ｂと、複数のＰチャネルトランジスタ２ａ，２ｂによる入力電位の助長を選択する複数の２入力ＯＲ回路１４ａ，１４ｂとを有する。 - 特許庁

The cam-like bit 31 is metamorphosed from the thin posture into the thick posture via the link 40 by full-stroke operating the handle block 20 against the base block 10 in the straight line, and releases retention by a spring piece and maintains this release state by pressing the spring piece of a clamp type connector part so as to be deformed in the opposite direction to a prescribed direction.例文帳に追加

カム状ビット３１は、ベースブロック１０に対してハンドルブロック２０を直線的にフルストローク操作することによってリンク４０を介して薄姿勢から厚姿勢に変態してクランプ式コネクタ部のバネ片を所定方向と反対の方向に変形すべく押圧することでバネ片による保持を解除すると共に、この解除状態を維持する。 - 特許庁

An electrode film 109 in the lower part of a capacitor is left on a wiring layer 108c above a dummy transistor DTr, and when the capacitor is processed by removing an electrode film 111 and a ferroelectric film 110 at its top, the wiring layer 108c is prevented from being removed so as to ensure that a diffused layer 102c and a bit line of a selected transistor STr are connected.例文帳に追加

ダミートランジスタＤＴｒ上方の配線層１０８ｃ上にキャパシタ下部電極膜１０９を残しておき、キャパシタ上部電極膜１１１及び強誘電体膜１１０の除去によるキャパシタ加工の際に、配線層１０８ｃが除去されることを防止し、選択トランジスタＳＴｒの拡散層１０２ｃとビット線との接続を確保する。 - 特許庁

A plurality of reference cells (RMC1-RMC5) are connected to the same bit line (/BL), and the capacitance of each ferroelectric capacitor (RCF1-RCF5) in the plurality of reference cells is set so as to be 2^n (wherein n is an integral multiple) times the capacitance of the ferroelectric capacitor (CF1) of the main body memory cell (MC1).例文帳に追加

リファレンスセル（ＲＭＣ１〜ＲＭＣ５）は同一のビット線（／ＢＬ）に複数個接続され、複数個のリファレンスセルの各強誘電体キャパシタ（ＲＣＦ１〜ＲＣＦ５）の容量は本体メモリセル（ＭＣ１）の強誘電体キャパシタ（ＣＦ１）の容量の２^n倍（ｎは整数倍）の値を有するように設定される。 - 特許庁

In procedure of reading out data written in a ferroelectric capacitor CFe of a ferroelectric memory cell MFe, first voltage for increasing quantity of polarization of the ferroelectric capacitor CFe is applied to the ferroelectric capacitor CFe, after that, a series of read-out voltage for inducing a potential in accordance with the data in a bit line BL is applied to the ferroelectric capacitor CFe.例文帳に追加

強誘電体メモリセルＭＦｅの強誘電体キャパシタＣＦｅに書き込まれたデータを読み出す手順において、強誘電体キャパシタＣＦｅの分極量を増加させるための第１の電圧を、強誘電体キャパシタＣＦｅに印加し、そのあとに、上記データに応じた電位をビットラインＢＬに誘起させるための一連の読み出し電圧を、強誘電体キャパシタＣＦｅに印加する。 - 特許庁

Data signals being delivered from a latch circuit 12 having latch circuits each storing a line of data signals in five stages to a drive circuit 16 in order to light each light emitting part are selected by a select circuit 15 depending on a 9 bit correction data signal stored for each light emitting part in a Y position correction data storing circuit 13.例文帳に追加

１ライン分のデータ信号を格納されるラッチ回路を５段備えたラッチ回路１２より、各発光部を点灯させるためにドライブ回路１６に出力されるデータ信号が、Ｙ位置補正データ記憶回路１３に格納された各発光部毎に９ビットの補正データ信号に応じて、選択回路１５によって選択される。 - 特許庁

Position information of bits for which error correction is applied by an error correction circuit after bit interleave decoding is obtained, and when the position information is decided to be that arranged in adjacent bits in the propagation line, it is discriminated that effective error correction is executed for burst errors and transmission of an alarm output for channel switching is blocked.例文帳に追加

ビットインターリーブ復号後の誤り訂正回路から誤り訂正を実行したビットの位置情報を得て、その位置情報が伝搬路で隣接するビットに配列されていたものであると判定されるときには、バースト誤りに対して有効な誤り訂正が実行されているものとして、回線切換のための警報出力が送出されないように阻止する。 - 特許庁

In a semiconductor substrate having a limited active region where a first portion for forming a gate electrode and a second portion for forming a bit line contact and a third portion for forming a storage node contact of a capacitor are included, a mask pattern which covers a top surface of the semiconductor substrate so that only the first and the second portions are exposed is used.例文帳に追加

ゲート電極を形成するための第１部分と、ビットラインコンタクトを形成するための第２部分と、キャパシタのストレージノードコンタクトを形成するための第３部分とを含む活性領域が限定された半導体基板において、前記第１及び第２部分のみを露出させるように前記半導体基板の上面を覆うマスクパターンを用いる。 - 特許庁

Consequently, even if the column switch 14 is turned on before it is sufficiently amplified by the sense amplifier 13, there in no possibility that the sense amplifier 13 is erroneously operated and data on the bit-line-pair 12 is destroyed operating speed of writing can be increased independently of existence of write-mask- operation of a DRAM.例文帳に追加

その結果、たとえビット・ライン・ペア１２がセンス・アンプ１３により十分に増幅される前にカラム・スイッチ１４がオンしたとしても、センス・アンプ１３が誤動作してビット・ライン・ペア１２上のデータを破壊する恐れはなく、ＤＲＡＭのライト・マスク動作の有無に拘わらずライト・オペレーションの高速化を図ることができる。 - 特許庁

A second electrode 26 is constituted by a conductive material of which work function is smaller than the first electrode, has a bottom to contact the upper surface of a relay wiring 67, and comprises a cylindrical region projecting vertically upward so as to penetrate a first interlayer insulation film 21, the first electrode (bit line BL), and a second interlayer insulation film 22.例文帳に追加

第２電極２６は第１電極よりも仕事関数が小さい導電性材料で構成されており、中継配線６７の上面に接触する底面を有し、第１層間絶縁膜２１、第１電極（ビット線ＢＬ）、及び第２層間絶縁膜２２を貫通して鉛直上方に突出してなる筒形状を示す領域を備える。 - 特許庁

Graphic data of display objects in a GUI picture prepared for a target device 10 are packetized in the format of bit map data etc., for asynchronous transfer mode, transmitted to a controller 20 by asynchronous connection through a bus line 1, and displayed at arbitrary positions in a display picture on a display part 23 which is prepared for the controlling 20.例文帳に追加

ターゲット機器１０に用意されたＧＵＩ画面中の表示物のグラフィックデータを、ビットマップデータなどの形式でアシンクロナス転送モード用にパケット化し、バスライン１を経由したアシンクロナスコネクションでコントローラ２０に伝送し、コントローラ２０に用意された表示部２３の表示画面中の任意の位置に表示する。 - 特許庁

The semiconductor memory device includes a scrambler configured to output a control signal enabled when an address is an address for accessing a memory cell of a complementary bit line, a write selector configured to selectively transmit data of a write path in response to the control signal, and a read selector configured to selectively transmit data of a read path in response to the control signal.例文帳に追加

本発明に係る半導体メモリ装置は、アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされる制御信号を出力するスクランブル部と、前記制御信号に応じて書き込み経路のデータを選択的に伝送する書き込み選択部と、前記制御信号に応じて読み取り経路のデータを選択的に伝送する読み取り選択部とを備える。 - 特許庁

In one set of memory cell M, first and second switching elements Tr1, Tr2 are arranged respectively at both sides of a capacitor contact 111 connected to a capacitor for accumulating data in an active region 102 so as to pinch the capacity contact 111 while first and second bit line contacts are arranged at the outside of both switching elements.例文帳に追加

１つのメモリセルＭは、活性領域１０２内においてデータ蓄積用の容量に接続されるキャパシタコンタクト１１１を挟んで、その両側にそれぞれ第１及び第２のスイッチング素子Ｔｒ１，Ｔｒ２が配設され、その両外側に第１及び第２のビット線コンタクト１２１，１２２が配設される。 - 特許庁

To disclose a technology for amplifying the sensing voltage level of cell data by utilizing a CMOS threshold voltage reference especially in a main bit line and deciding the cell data at the time of application of a reference timing strobe on a basis of a time axis, regarding a nonvolatile ferroelectric memory device having a timing reference control function and a method for controlling the same.例文帳に追加

本発明はタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置及びその制御方法に関し、特にメインビットラインにおいてＣＭＯＳしきい値電圧レファレンスを利用してセルデータのセンシング電圧レベルを増幅し、時間軸を基準にレファレンスタイミングストローブの印加時点でセルデータを判定することができるようにする技術を開示する。 - 特許庁

To provide a memory device in which, while preventing increase of an element area, a precharge characteristics can be made faster by increasing current supplied to a bit line at the time of the precharge, and a standby current can be reduced by reducing a DC current resulting from cross failure by decreasing supply current in a standby state.例文帳に追加

素子面積が増大しないようにしながら、プリチャージ時にはビット線に供給する電流を大きくしてプリチャージ特性を高速化し、スタンバイ状態では供給電流を小さくしてクロスフェイル起因のＤＣ電流を削減して、スタンバイ電流を削減することができるメモリ装置を提供することを課題とする。 - 特許庁

Since pre-charge voltage VBP can be lowered even when the second voltage VPP is lowered and the 'H' level memory write-in potential is reduced by generating bit line pre-charge voltage VBP by referring to the first voltage VDD and the second voltage VPP, the 'H' level read-out margin can be increased.例文帳に追加

第１の電圧ＶＤＤ及び第２の電圧ＶＰＰを参照することによってビット線プリチャージ電圧ＶＢＰを発生することにより、第２の電圧ＶＰＰが小さくなって”Ｈ”レベルメモリ書き込み電位が減少した際にもプリチャージ電圧ＶＢＰを低くすることができるため、”Ｈ”レベル読み出しのマージンを大きくすることができる。 - 特許庁

To provide a semiconductor memory and its test method in which a temperature characteristic at the time of read-out of a bit line can be sufficiently guaranteed, over-erasion bits can be detected efficiently, and an over- erasion state for the bits can be stably prevented efficiently and in the best state.例文帳に追加

ビット線の読み出し時の温度特性を十分保証することができ、さらに過消去ビットを効率的に検出することができるとともに、それらのビットに対する過消去状態の回避を、効率的にかつ最良の状態で安定して行うことができる半導体記憶装置およびその検査方法を提供する。 - 特許庁

A trench capacitor vertical-transistor DRAM cell in an SiGe wafer compensates for overhang of a pad nitride, by forming an epitaxial strained silicon layer on trench walls that improves transistor mobility, removes voids from the polysilicon filling, and reduces resistance on the bit line contact.例文帳に追加

ＳｉＧｅウェハ中のトレンチ・コンデンサ型縦形トランジスタＤＲＡＭセルにおいて、トレンチ壁上にトランジスタの移動度を向上させるエピタキシャル歪シリコン層を形成することによってパッド窒化物のオーバハングを補償し、トレンチのポリ充填物から空洞を除去し、ビット線接点の抵抗値を小さくする。 - 特許庁

A normal dielectric capacitor 24 storing data by electric charges at a DRAM mode and a ferroelectric capacitor 21 storing data by a non-volatile mode are arranged in parallel, one side nodes of them are connected by a common cell plate 4, the other side nodes are connected by a switching element 22, while the nodes and a bit line 5 are connected by a switch element 2.例文帳に追加

ＤＲＡＭモード時に電荷によってデータを記憶する常誘電体キャパシタ２４と不揮発モードでデータを記憶する強誘電体キャパシタ２１を並列に配し、それらの一方のノードを共通セルプレート４で接続し、もう一方のノード間をスイッチ素子２２で接続するとともにそのノードとビット線５とをスイッチ素子２で接続する。 - 特許庁

The storage devices is provided with a command decoder 1 for decoding an external command input COM and for detecting the command for performing the initial mode setting, and a delay circuit 3a for delaying the start timing of the bit line sensing in a memory core 4, relative to the normal operation, when the command for performing the initial mode setting is detected.例文帳に追加

外部からのコマンド入力ＣＯＭをデコードし、初期モード設定を行うためのコマンドを検知するコマンドデコーダ１、及び初期モード設定を行うためのコマンドが検知された場合、メモリコア４におけるビット線センスの開始タイミングを通常動作時と比して遅延させる遅延回路３ａを備える。 - 特許庁

A control circuit CTL makes at least one of the plurality of switches turned on according to an input address in a test mode, in order to make a current flow across the 2nd and 3rd power source lines via a bit line, corresponding to the memory cell indicated by the input address, a latch circuit and the transfer transistors in the memory cell.例文帳に追加

制御回路ＣＴＬは、テストモード時に、入力アドレスが示すメモリセルに対応するビット線とそのメモリセル内のラッチ回路および転送トランジスタとを介して第２および第３電源線間に電流を流すために、入力アドレスに応じて複数のスイッチの少なくともいずれかをオンさせる。 - 特許庁

In the case of generating the simulation test bench of a digital LSI circuit with plural input signal lines, test patterns are generated for every input signal line (a step 10), the test patterns with the same input timing are connected by bit connection for at least two or more input lines and the test pattern file to which the data compression is performed is generated (a step 11).例文帳に追加

複数の入力信号線を持つデジタルＬＳＩ回路のシミュレーションテストベンチを生成する場合において、各入力信号線ごとにテストパターンを作成し（ステップ１０）、それらを少なくとも２本以上の入力信号線について、入力するタイミングが同じものをビット連接により接合し、データ圧縮したテストパターンファイルを生成する（ステップ１１）。 - 特許庁

Data read through a main bit line MBL from a memory block 2 having a memory cell array constituted of a dynamic type storage element are amplified by a sense amplifier circuit and latched by a latch circuit 12, and only one of outputs from a plurality of tristate buffers 13 to receive the output of the latch circuit is set so as to become a state to be outputted.例文帳に追加

ダイナミック型記憶素子からなるメモリセルアレイを有するメモリブロック２からメインビット線ＭＢＬを通して読み出されるデータを、センスアンプ回路１１で増幅してラッチ回路１２でラッチし、ラッチ回路の出力を入力とする複数のトライステートバッファ１３からの出力のうち、一つのみを出力可能状態に設定する。 - 特許庁

This semiconductor device has: a conductive pad which is a bit line landing pad formed in a non-cell region of a semiconductor substrate; a conductive pattern which is formed on the periphery of the top face of the conductive pad and includes an opening that partially exposes the conductive pad; and a conductive contact which fills the opening and connects the conductive pad to upper wiring.例文帳に追加

前記半導体装置は、半導体基板の非セル領域に形成されたビットラインランディングパッドである導電性パッド、前記導電性パッドの上面の周辺部上に形成され、前記導電性パッドを部分的に露出させる開口を含む導電性パターン、そして前記開口を埋め立て、前記導電性パッドを上部配線と連結する導電性コンタクトを含む。 - 特許庁

A program sense latch circuit PSL compares a threshold of a memory cell transistor detected through a bit line BL with a reference potential VR in verify-operation, changes a potential of the node NN3 in accordance with that a threshold becomes a value corresponding to multi value data, and indicates outputting a write blocking potential.例文帳に追加

一方、プログラムセンスラッチ回路ＰＳＬは、ベリファイ動作において、ビット線ＢＬを介して検知されるメモリセルトランジスタのしきい値と、参照電位ＶＲとを比較し、しきい値が多値データに対応する値となるのに応じて、ノードＮＮ３の電位を変更して、書込み阻止電位の出力を指示する。 - 特許庁

The gate voltage generation circuit 15 generates the voltage V1 by performing feedback control in such a manner that the difference between the bit line precharge voltage VHB and the voltage V1 coincides with the threshold voltage of a second PMOS transistor TP2 while the prescribed current flows to the second PMOS transistor TP2 having the same process and operation characteristics as those of the PMOS transistor TP1.例文帳に追加

ゲート電圧発生回路１５は、ＰＭＯＳトランジスタＴＰ１とプロセス及び動作特性が同一の第２のＰＭＯＳトランジスタに所定の電流を流した状態で、ビット線プリチャージ電圧ＶＨＢと電圧Ｖ１の差が第２のＰＭＯＳトランジスタのしきい値電圧に一致するようにフィードバック制御を行って電圧Ｖ１を発生する。 - 特許庁