「Bit-line」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

In writing operation, a current is supplied to between the ferromagnetic word line and nonmagnetic bit line and then spins are accumulated in the nonmagnetic bit line from the ferromagnetic word line to invert the magnetization direction of a free layer of the magneto-resistance effect element.例文帳に追加

書き込み動作時には、強磁性ワード線と前記非磁性ビット線との間に電流を流し、強磁性ワード線から非磁性ビット線にスピンを蓄積させることで磁気抵抗効果素子の自由層の磁化方向を反転させる。 - 特許庁

This semiconductor memory is provided with a BIST(built-in self test) computing unit 14 and a special algorithm for a defective memory cell, word line, and a bit line, and a redundant memory cell, a bit line, and a word line are determined.例文帳に追加

故障したメモリセル、ワードラインならびにビットラインのために、ＢＩＳＴ計算ユニット１４および特別なアルゴリズムを用いて、冗長的なメモリセル、ビットラインならびにワードラインを求める。 - 特許庁

Moreover, the memory cell array has a double bit line and a double word line structure, and the redundant memory cell array has a single bit line and a single word line structure.例文帳に追加

又、メモリセルアレイは２重ビット線及び２重ワード線構造を有し、冗長メモリセルアレイは１重ビット線及び１重ワード線構造を有する。 - 特許庁

Moreover, by using a writing word line and a readout word line in common and using a writing bit line and a readout bit line in common to reduce the number of wires, the memory content per unit area is increased.例文帳に追加

また、書き込み用のワード線と読み出し用のワード線を共通化し、かつ書き込み用のビット線と読み出し用のビット線を共通化することにより配線数を削減し、単位面積あたりの記憶容量を増加させる。 - 特許庁

Because each side of the coil 22 is disposed so as not to be parallel to a word line 14 and a bit line 15, crosstalk between the coil 22, and the word line 14 and bit line 15 can be minimized.例文帳に追加

コイル２２の各辺は、ワード線１４及びビット線１５に対して平行でないように配置したので、コイル２２とワード線１４及びビット線１５とのクロストークを小さくすることができる。 - 特許庁

The acceleration test is selected among (1) word line voltage application time extension, (2) bit line charging time extension, (3) bit line voltage rise, (4) word line application voltage rise, and (5) memory cell power supply potential drop.例文帳に追加

加速試験は、１）ワードライン電圧印加時間延長、２）ビットライン充電時間延長、３）ビットライン電圧上昇、４）ワードライン印加電圧上昇、５）メモリセル電源電位下降の内から選択される。 - 特許庁

Therefore, the capacitor most proximate to each other is not mutually shifted in the direction of a bit line or a word line but the capacitor is shifted in the oblique direction to the bit line and the word line.例文帳に追加

これにより互いに最も近接している容量が、従来のように互いにビット線またはワード線の方向にずれているのではなく、ビット線またはワード線方向に対して斜め方向にずれている。 - 特許庁

The nonvolatile semiconductor memory device 101 is configured to include a bit voltage adjustment circuit 25 per respective bit line for fixing potentials of a selection bit line and a non-selection bit line to a prescribed potential to perform the memory operation, and data voltage adjustment circuits 27, 28 per respective data line for fixing potentials of the selection data line and the non-selection data line to a prescribed potential to perform the memory operation.例文帳に追加

不揮発性半導体記憶装置１０１は、ビット線の夫々につき、選択ビット線と非選択ビット線の電位をメモリ動作を行うための規定の電位に固定するビット電圧調整回路２５、及び、データ線の夫々につき、選択データ線と非選択データ線の電位をメモリ動作を行うための規定の電位に固定するデータ電圧調整回路２７、２８を設けてなる。 - 特許庁

The data storage device having a memory cell connected between a plate line and a bit line is provided with a control circuit for setting the bit line to a first potential, and returning the potential of the bit line to the first potential during a period when the potential of the bit line is increased during the period when the potential of the plate line changes from a first potential to a second potential.例文帳に追加

プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置であって、ビット線を第１電位に設定し、プレート線の電位が第１電位から第２電位へ遷移する期間にビット線の電位が上昇すると、期間においてビット線の電位を第1電位に戻す制御回路を有する。 - 特許庁

A sense amplifier/input-output control circuit included in the sense amplifier band is connected to a pair of bit line and a bit fine voltage supply wiring for supplying voltage to the bit line.例文帳に追加

センスアンプ帯に含まれるセンスアンプ／入出力制御回路は、ビット線対とビット線に電圧を供給するためのビット線電圧供給配線とに接続されている。 - 特許庁

To eliminate a mixture of an interference noise generated at one bit line with the other bit line of adjacent bit lines in a semiconductor memory having two transistors and one capacitor in one memory cell.例文帳に追加

一のメモリセルに２つのトランジスタ及び１つのキャパシタを有する半導体記憶装置において、互いに隣接するビット線同士のうち、一方のビット線で発生する干渉ノイズが他方のビット線に混入しないようにする。 - 特許庁

When a short circuit between bit lines is generated, data of the observed bit line of the high impedance state are reversed from the adjacent low impedance bit line.例文帳に追加

ビット線間ショートがあれば、隣接するロウインピーダンスのビット線からハイインピーダンス状態の注目ビット線のデータを反転させる。 - 特許庁

The two bit lines constituting the bit line pair are connected to different voltage supply lines 14 and 15 through bit line connection control transistors 11 and 12.例文帳に追加

また、ビット線対を構成する２本のビット線それぞれがビット線接続制御用のトランジスタ１１または１２を介して異なる電圧供給線１４または１５に接続されている。 - 特許庁

This semiconductor storage device includes: a plurality of bit line pairs each comprising first and second bit lines and extending in a column direction; and a memory cell group connected to the respective bit line pairs and comprising a plurality of memory cells.例文帳に追加

半導体記憶装置は、それぞれが第１および第２のビット線から成り、且つカラム方向に延びる複数のビット線対と、各ビット線対に接続され、且つ複数のメモリセルから成るメモリセル群とを含む。 - 特許庁

To provide a memory which can suppress increase of a data reading period and increase of a power consumption when the data reading operation are separately executed for one bit line and another bit line of adjacent bit lines.例文帳に追加

隣接ビット線の一方のビット線と他方のビット線とにおいてデータの読出しを別個に実行する際に、データ読出し時間の増大および消費電力の増大を抑制することができるメモリを提供する。 - 特許庁

The other reference bit line/BLi is connected to the main bit line/BL0 through a balance adjusting switch element TA for electric charges balance adjustment between parasitic capacitance of each reference bit line.例文帳に追加

別の参照ビット線／ＢＬｉが、各参照ビット線の寄生容量間での電荷平衡調整のため平衡調整スイッチ素子ＴＡを介して主参照ビット線／ＢＬ０と接続されている。 - 特許庁

To improve the pattern accuracy of a bit line and wiring having different film thickness, to make shallow a through-hole which is to be formed between bit lines through self-alignment, and to reduce the resistance of the bit line and wiring, concerning a semiconductor device provided with a COB type DRAM.例文帳に追加

ＣＯＢ型ＤＲＡＭを備えた半導体装置に関し、膜厚の異なるビット線と配線のパターン精度を高くし、セルフアラインでビット線間に形成されるスルーホールを浅くし、ビット線と配線を低抵抗化すること。 - 特許庁

During a reading operation, the cell voltage of an L bit line for outputting L data of the bit lines BL and XBL are made lower than the cell voltage Vcc of a side for outputting H data in conjunction with a reduction in potential of the L bit line.例文帳に追加

読出し動作時には、ビット線BL，XBL のＬデータを出力するＬビット線のセル電圧を、Ｌビット線の電位低下に連動して、Ｈデータを出力する側のセル電圧Ｖccよりも低下させる。 - 特許庁

The bit line parasitic capacitance Ck1 is the parasitic capacitance formed between the bit line BL and low voltage power supply (ground potential), and consists of a capacitance between adjacent bit lines and a diffusion layer capacitance of memory cell transistors.例文帳に追加

ビット線寄生容量Ｃｋ１は、ビット線ＢＬと低電位側電源（接地電位）の間に形成される寄生容量であり、隣接ビット線間の容量やメモリセルトランジスタの拡散層容量などから構成される。 - 特許庁

The bit lines connected to nonvolatile memory cells are connected to a comparator 105 through a bit line selector circuit 104 controlled by the bit line selector circuit driver 103.例文帳に追加

不揮発性のメモリセルに接続されたビット線を、ビット線選択回路ドライバ１０３で制御されるビット線選択回路１０４を介して、比較器１０５に接続する。 - 特許庁

The SRAM device has: an SRAM cell connected to a pair of read-out bit lines and at least one writing bit line; a sense amplifier; a writing circuit; and a read-out bit line switch.例文帳に追加

読み出しビット線対と少なくとも１本の書き込みビット線に接続されたＳＲＡＭセルと、センスアンプと、書き込み回路と、読み出しビット線スイッチとを有する。 - 特許庁

An integrated circuit includes: memory circuitry with bit line structures, each including at least three bit lines; word lines that intersect with the bit line structures at sites; and switching devices located at the sites.例文帳に追加

集積回路は、少なくとも３つのビット線をそれぞれが含むビット線構造と、サイトにおいてビット線構造と交差するワード線と、当該サイトに配置されたスイッチング・デバイスとを有するメモリ回路を含む。 - 特許庁

By a bit line switch, a plurality of bit lines connected to memory cells of each memory cell array area are connected to a shared bit line formed in the memory cell array area.例文帳に追加

ビット線スイッチは、各メモリセルアレイ領域のメモリセルにそれぞれ接続される複数のビット線を、メモリセルアレイ領域に形成された共有ビット線にそれぞれ接続する。 - 特許庁

A memory array is divided into two or more blocks in the columnar direction, and the bit lines are individually arranged to each block, then a bit line selecting circuit is prepared for selecting the bit line of the divided block.例文帳に追加

メモリセルアレイを列方向に２つ以上のブロックに分割し、各ブロックに対して個別にビット線を設け、分割したブロックのビット線を選択するビット線選択回路を備える。 - 特許庁

However, as a sub-bit line SBLL-0 is separated electrically from a sub-bit line SBLL-1 for dummy cell, a lock bit can be accurately read out even when a dummy cell is made an over-erasion state.例文帳に追加

ただし、サブビット線ＳＢＬＬ−０とダミーセル用のサブビット線ＳＢＬＬ−１とは電気的に分離されているため、ダミーセルが過消去状態になった場合にも、ロックビットを正確に読出すことができる。 - 特許庁

In order to reduce power consumption, a method of driving the global bit line includes the step of coupling the plurality of local bit lines to the global bit line through a plurality of tri-state devices.例文帳に追加

消費電力低減のために、グローバルビット線を駆動する方法は、トライステイト・デバイスを介してグローバルビット線に複数のローカルビット線をつなぐステップを含んでいる。 - 特許庁

Ends of the plurality of bit insulating films 12 are arranged at positions not beyond side face positions of the word lines 6, closest to the bit line contacts 8, on sides close to the bit line contacts 8 in plan view.例文帳に追加

複数のビット線絶縁膜１２の端部は、平面的に見て、ビット線コンタクト８に最も近いワード線６のビット線コンタクト８に近い側の側面位置を越えない位置に配置されている。 - 特許庁

The sense amplifier 6 is connected to the first and second bit lines BT and BN and read data based on a difference between a first potential of the first bit line BT and a second potential of the second bit line BN.例文帳に追加

センスアンプ６は、第１、第２ビット線ＢＴ、ＢＮに接続され、第１ビット線ＢＴの第１電位と第２ビット線ＢＮの第２電位との差に基づいて、データを読み出す。 - 特許庁

A second pair of bit lines GBL, and /GBL are arranged in accordance with the plurality of subarrays, receives signals from the first bit line pair and operates in a frequency lower than that of the first bit line pair.例文帳に追加

第２のビット線対GBL,/GBLは、複数のサブアレイに対応して配置され、第１のビット線対からの信号が供給され、第１のビット線対に比べて低い周波数で動作される - 特許庁

In a second embodiment, a current switch of a bit line of a selected bit line and a bit write-in driver circuit are enabled selectively, average use of the driver is balanced.例文帳に追加

第２実施例においては、選択されたビット線の電流スイッチとビット書込ドライバ回路が選択的に可能化され、ドライバの平均的な利用を平衡化する。 - 特許庁

When the data stored in the memory cell 212 is detected, the bit line pair connected to the sense amplifier 203 is precharged to a predetermined potential, and then one of the bit lines of the bit line pair is connected to the memory cell 212, and a potential of the other bit line is set to a reference potential by connection of the bit line to the potential generation part 25 to move charges.例文帳に追加

メモリセル２１２に記憶されるデータを検出するとき、センスアンプ２０３に接続されたビット線対は予め定めた電位にプリチャージされた後、ビット線対のいずれか一方のビット線がメモリセル２１２と接続される共に、他方のビット線の電位は、当該ビット線が電位生成部２５に接続されて電荷が移動しリファレンス電位となる。 - 特許庁

Corresponding to the word line to be selected, the sense amplifier connected to any one bit line couple is activated, the sense amplifier connected to the other bit line couple is maintained in an inactive state, and the other bit line couple is maintained at a precharge level.例文帳に追加

そして、選択されるワード線に応じて、いずれか一方のビット線対に接続されるセンスアンプが活性化され、他方のビット線対に接続されるセンスアンプは非活性状態に維持され、他方のビット線対がプリチャージレベルに維持される。 - 特許庁

The read-out device is equipped with: a control circuit C1 which controls voltage of a word line WL; and a circuit which reads out a voltage of a bit line of the voltage of a desired word line WL by a sense amplifier 1 and sets a potential of the bit line by a control circuit C2 based on the output result.例文帳に追加

ワード線ＷＬの電圧を制御する制御回路Ｃ１と、所望のワード線ＷＬの電圧においてビット線（bit線）の電圧をセンスアンプ１により読み出し、その出力結果を基に制御回路Ｃ２によりビット線の電位を設定する回路を備える。 - 特許庁

The bit line contacts CB are respectively separated by a pitch Px equivalent to three times of the period (2HP) of the bit line BL on three parallel lines Ha, Hb and Hc having a pitch Py in the direction of word line and extending to the direction of bit line.例文帳に追加

ビット線コンタクトＣＢは、ワード線方向にピッチＰｙを有して、ビット線方向に延びる３本の平行線Ｈａ，Ｈｂ，Ｈｃ上に、それぞれ、ビット線ＢＬの周期（２ＨＰ）の３倍と等しいピッチＰｘだけ離隔して配置される。 - 特許庁

Among n pairs of the bit line pairs (BL1, XBL1)-(BLn, XBLn), the bit line pair for a column chosen as an access object is precharged by a precharge circuit 4 at supply voltage, and the other bit line pairs are interrupted from a power supply line VDD.例文帳に追加

ｎ対のビット線対（ＢＬ１，ＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）のうち、アクセス対象として選択された列のビット線対はプリチャージ回路４によって電源電圧にプリチャージされ、他のビット線対は電源ラインＶＤＤから遮断される。 - 特許庁

The semiconductor storage has, a memory array 100 having memory cells M11-Mnm, a bit line charge and discharge circuit 102, a bit line selection circuit 103, and a load circuit 105 connected between a data line DL connected to the bit line selection circuit 103 and a sense amplifier 104.例文帳に追加

この半導体記憶装置は、メモリセルＭ１１〜Ｍｎｍを有するメモリセルアレイ１００とビット線充放電回路１０２とビット線選択回路１０３と、ビット線選択回路１０３に接続されたデータ線ＤＬとセンスアンプ１０４との間に接続された負荷回路１０５を備える。 - 特許庁

Two selection gate lines SGD1, SGD2 of bit line side selection transistors, and two selection gate lines SGS1, SGS2 of source line side selection transistors are separately short-circuited every 64 lines of the bit lines to form bit line side selection gate lines SGD and source line side selection gate lines SGS.例文帳に追加

ビット線側選択トランジスタの２本の選択ゲート線ＳＧＤ１、ＳＧＤ２、ソース線側選択トランジスタの２本の選択ゲート線ＳＧＳ１、ＳＧＳ２は、それぞれビット線６４本おきに短絡され、ビット線側選択ゲート線ＳＧＤ、ソース線側選択ゲート線ＳＧＳとなっている。 - 特許庁

Since connections of the bit lines and the precharge switch and those of the bit lines and the sense amplifier are cut off in the standby period, if there is a short circuit failure between a word line and a bit line, a leak current is prevented from flowing from the word line to a precharge voltage line and so on.例文帳に追加

スタンバイ期間に、ビット線とプリチャージスイッチの接続、およびビット線とセンスアンプの接続が遮断されるため、ワード線とビット線のショート不良が存在する場合に、ワード線からプリチャージ電圧線等にリーク電流が流れることを防止できる。 - 特許庁

Also, each of sub-bit line is arranged in parallel to a signal line connected to six bank selection lines BSni and a main bit line, and a memory cell transistor can be selected by combining levels of two virtual GND lines VGi, VGi+1 arranged at a left side and a right side of this main bit line DGi.例文帳に追加

また、副ビット線のそれぞれを６本のバンク選択線ＢＳniに入力される信号および主ビット線に対して平行に配置され、この主ビット線ＤＧi の左右に配置された２本の仮想ＧＮＤ線ＶＧi 、ＶＧi+1 のレベルの組み合わせにより、メモリセルトランジスタを選択可能としている。 - 特許庁

The semiconductor memory device 1 has a word line wiring layer constituted of a plurality of word lines WL extending in a word line direction, and a bit line wiring layer constituted of a plurality of bit lines BL extending in a bit line direction, both wiring layers being stacked alternately on a silicon substrate.例文帳に追加

半導体記憶装置１においては、シリコン基板上にワード線方向に延びる複数本のワード線ＷＬからなるワード線配線層と、ビット線方向に延びる複数本のビット線ＢＬからなるビット線配線層とが交互に積層されている。 - 特許庁

The two bit lines of each of the bit line pairs are connected to other precharge circuits and charged to the mutually different precharge voltage.例文帳に追加

各ビットライン対の二つのビットラインは、他のプリチャージ回路に連結され、相異なるプリチャージ電圧にチャージされる。 - 特許庁

To check a parity bit while no parity bit data line is provided between a cell buffer monitor and a cell buffer.例文帳に追加

セルバッファとの間にパリティビット用データ線を設けない状態でパリティビットのチェックを可能にする。 - 特許庁

A cache memory 300 comprises a two-bit saturation counter 320-n associated with each cache line and an N-bit global counter 310.例文帳に追加

キャッシュメモリ３００は、各キャッシュラインと関連する２ビット飽和カウンタ３２０−ｎと、Ｎビットグローバルカウンタ３１０を含む。 - 特許庁

Bit line capacity variable devices 12a-12d are connected respectively to bit lines BL0-BL3 constituting a ferroelectric memory.例文帳に追加

強誘電体メモリを構成するビット線ＢＬ０〜ＢＬ３に、それぞれビット線容量可変装置１２ａ〜１２ｄが接続されている。 - 特許庁

At least either a 10 bit address bus 26 or a 10 bit data bus 27 is configured of the signal line of parallel communication.例文帳に追加

10ビットアドレスバス２６と10ビットデータバス２７の少なくとも一方を、パラレル通信の信号線で構成する。 - 特許庁