「Bit-line」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

When the bit inside the group does not match with the corresponding bit of the virtual address, the bit turns the local match line to low.例文帳に追加

グループ内のビットが仮想アドレスの対応するビットに合致しなければ、そのビットがローカルマッチ線をローにする。 - 特許庁

A first dummy bit line DB is arranged between the first and second bit lines without interposing other bit lines for being fixed to the ground potential.例文帳に追加

第１ダミービット線ＤＢは、第１、第２ビット線の間に他のビット線を介在することなく配設され、且つ接地電位に固定される。 - 特許庁

A bit position on the left end of each line of bit pattern display is displayed on a representative bit position display part 34.例文帳に追加

ビットパターン表示の各行の左端のビット位置が、代表ビット位置表示部３４に表示する。 - 特許庁

A bit line pair is selected so that one bit memory cell is connected to the bit pair according to the position of a selected memory cell.例文帳に追加

選択メモリセルの位置に応じてビット線対に１ビットのメモリセルが接続されるようにビット線対を選択する。 - 特許庁

When the semiconductor memory is accessed, if a corresponding bit line pair is a bit line pair connected to a memory cell to be accessed, each precharge circuit releases the precharing of the corresponding bit line pair, and continues the precharging of the corresponding bit line pair if the corresponding bit line pair is not a bit line connected to the memory cell to be accessed.例文帳に追加

各プリチャージ回路は、半導体メモリのアクセス時に、対応するビット線対がアクセス対象のメモリセルに接続されるビット線対である場合、対応するビット線対のプリチャージを解除し、対応するビット線対がアクセス対象のメモリセルに接続されるビット線対ではない場合、対応するビット線対のプリチャージを継続する。 - 特許庁

The normal operation precharge circuit connected to each bit line of the bit line pair, the inspection precharge circuit connected to one bit line of the bit line pair, and the inspection precharge circuit connected to the other bit line of the bit line pair are respectively activated by the same first activation signal, a second activation signal, and a third activation signal.例文帳に追加

ビット線対の各ビット線のそれぞれに接続された通常動作用プリチャージ回路は同一の第１の活性化信号で、ビット線対の一方のビット線に接続された検査用プリチャージ回路は第２の活性化信号で、ビット線対の他方のビット線に接続された検査用プリチャージ回路は第３の活性化信号でそれぞれ活性化される。 - 特許庁

The other end of each sub-bit line 40 is connected to a common potential supply line 70 through a second sub-bit line selecting switch 80 on-driven complementarily with the first sub-bit line selecting switch 60.例文帳に追加

各サブビット線４０の他端は、第１のサブビット線選択スイッチ６０とは相補的にオン駆動される第２のサブビット線選択スイッチ８０を介して共通電位供給線７０に接続される。 - 特許庁

At the time of setting, the bit line BL is set to a higher setting voltage Vd than the pre-charge potential Vp by a bit line write-in bias generating circuit 401, and the source line SL is grounded by the bit line write-in bias generating circuit.例文帳に追加

セット時には、ビット線ＢＬはビット線書込バイアス発生回路４０１により前記プリチャージ電位Ｖｐよりも高い設定電圧Ｖｄに、ソース線ＳＬはソース線書込バイアス発生回路により接地される。 - 特許庁

When read-out is performed and a memory cell of an odd number row is selected, a selector SELj selects the bit line BLj_O, grounds the bit line BLj_E, and makes the bit line BLk_E function as a shield line.例文帳に追加

読み出し時、奇数行のメモリセルが選択される時は、セレクタＳＥＬｊは、ビット線ＢＬｊ_Oを選択し、ビット線ＢＬｊ_Eを接地し、ビット線ＢＬｋ_Eをシールド線として機能させる。 - 特許庁

each of bit lines BL has a portion in which a planar shape extends along a bit line center axis CBL, with the bit line center axis CBL crossing the write line center axis CWT as a center line.例文帳に追加

ビット線ＢＬは、平面形状がライト線中心軸ＣＷＴと交差するビット線中心軸ＣＢＬを中心軸としてビット線中心軸ＣＢＬに沿って延びる部分を有している。 - 特許庁

To solve the problem that a phenomenon is minimized in which a threshold distribution in a bit in the memory cell surrounded by a bit line and word line rises when completing the writing to a memory cell using the adjacent bit line and word line.例文帳に追加

隣接のビット線及びワード線を用いたメモリセルへの書き込み完了時に、それらに囲まれたビットのメモリセルにおけるしきい値分布の上昇現象を最小化する。 - 特許庁

The word lines WL and the bit lines BL are drawn out up to bit line contact areas 4 and word line contact areas 5 and electrically connected with probe mechanisms 100 in bit line contacts 6 and word line contacts 7.例文帳に追加

ワード線ＷＬ、ビット線ＢＬは、ビット線コンタクト領域４及びワード線コンタクト領域５まで引き出され、ビット線コンタクト６及びワード線コンタクト７においてプローブ機構１００と電気的に接続される。 - 特許庁

On the contrary, a memory cell of an even number row is selected, a selector SELj selects the bit line BLj_E, grounds the bit line BLj_O, and makes the bit line BLk_O function as a shield line.例文帳に追加

これに対して、偶数行のメモリセルが選択される時は、セレクタＳＥＬｊは、ビット線ＢＬｊ_Eを選択し、ビット線ＢＬｊ_Oを接地し、ビット線ＢＬｋ_Oをシールド線として機能させる。 - 特許庁

In the main bit line MBL0 side selected as a reference side, a transistor STr1 for selecting a sub-bit line is controlled to OFF by a control line LSG 3, and a sub-bit line SBL 1 is made non-selection.例文帳に追加

リファレンス側として選択される主ビット線ＭＢＬ０側では、制御線ＬＳＧ３により副ビット線選択用トランジスタＳＴｒ１をオフに制御して、副ビット線ＳＢＬ１を非選択とする。 - 特許庁

After this procedure, by making the bit line level control signal BLC to "CELSRC + Vt + ΔBL (potential difference between the bit line BL and the source line CELSRC at the reading out)", the level of the bit line BL is set to a voltage at the reading/verifying time.例文帳に追加

この後、ビット線レベル制御信号ＢＬＣを“ＣＥＬＳＲＣ＋Ｖｔ＋ΔＢＬ（読み出し時のビット線ＢＬとソース線ＣＥＬＳＲＣとの電位差）”にして、ビット線ＢＬのレベルを読み出し／ベリファイ時の電圧に設定する。 - 特許庁

The CX (1) bit is calculated on the assumption that a line carry-out bit from the second line consisting of the adder cells preceding the first line is 1 and the CX (0) bit is calculated on the assumption that the line carry-out bit from the second line is zero.例文帳に追加

Ｃ_X（１）ビットは、第一行に先行する加算器セルからなる第二行からの行キャリィアウトビットが１であると仮定して計算され、且つＣ_X（０）ビットは、第二行からの行キャリィアウトビットが０であると仮定して計算される。 - 特許庁

Bit map data is bit map data 100 for background, bit map data 101 having a relating line, bit map data 102 having a status line, bit map data 103 of various marks, and bit map data 105 indicating a delay time.例文帳に追加

ビットマップデータは、背景用ビットマップデータ１００、関係線があるビットマップデータ１０１、状態線のあるビットマップデータ１０２、各種マーク類のビットマップデータ１０３、遅延時間を示すビットマップデータ１０５がある。 - 特許庁

The bit lines of the pair of bit lines are connected to two different sense amplifiers, and the bit lines of the pair of bit lines are adjacent to a further bit line disposed between the bit lines of the pair of bit lines.例文帳に追加

上記それぞれのビット線対のビット線は、２つの異なるセンスアンプに接続されており、上記それぞれのビット線対のビット線は、上記それぞれのビット線対のビット線間に配列されたさらなるビット線に隣接している。 - 特許庁

The bit lines arranged to the blocks not adjacent to the bit line selecting circuit are formed by separate wiring layers on the bit lines arranged to the blocks adjacent to the bit line selecting circuit.例文帳に追加

前記ビット線選択回路に隣接しないブロックに対して設けたビット線は、前記のビット線選択回路に隣接するブロックに対して設けたビット線上に、別配線層で形成する。 - 特許庁

To form bit lines wherein the composition and formation conditions of a bit line hard mask pattern and a bit line nitride film spacer are varied and bit lines are formed, to improve a process margin of an SAC process and decrease an SAC process failure.例文帳に追加

ＳＡＣ工程のマージンを高め、ＳＡＣ工程失敗を低減させるため、ビットラインハードマスクパターン及びビットライン窒化膜スペーサの成分及び形成条件を変化させてビットラインを形成する。 - 特許庁

Each bit of a first page buffer is connected to each bit line of a first bank, and each bit of a second page buffer is connected to each bit line of a second bank, thereby data to be transferred are buffered.例文帳に追加

第１バンクの各ビットラインに第１ページバッファの各ビットを接続し、第２バンクの各ビットラインに第２ページバッファの各ビット接続し、伝送されるデータをバッファリングする。 - 特許庁

Thereby, defect of a bit having no margin can be detected for pre-charge voltage of a higher bit line or a lower bit line by making pre-charge voltage of bit lines variable.例文帳に追加

本発明により、ビット線のプリチャージ電圧を可変にすることにより、高いビット線のプリチャージ電圧もしくは低いビット線のプリチャージ電圧に対して、マージンの無いビット不良を検出することができる。 - 特許庁

During a writing operation, the cell voltage of the L bit line for writing L data of the bit lines BL and XBL is made lower than the cell voltage Vcc of the side for outputting the H data in conjunction with a reduction in bit line potential during writing of L bit data.例文帳に追加

書込み動作時には、ビット線BL，XBL のＬデータを書き込むＬビット線のセル電圧を、Ｌビットデータの書込み時のビット線電位の低下に連動して、Ｈデータを出力する側のセル電圧Ｖccよりも低下させる。 - 特許庁

To provide a memory having a bit line load provided with automatic bit line precharge and equalization.例文帳に追加

自動ビット・ライン・プリチャージおよび等化を備えたビット・ライン負荷を有するメモリが提供される。 - 特許庁

At timing when the potential of the replica bit line RBL reaches a predetermined value, the bootstrap circuit 3 drives the bit line BLt to the negative potential.例文帳に追加

ブートストラップ回路３は、レプリカビット線ＲＢＬの電位が所定の値となったタイミングでビット線ＢＬｔを負電位に駆動する。 - 特許庁

The first transistor and the second transistor are connected in series between the n-th bit line and the (n+1)th bit line.例文帳に追加

前記第１トランジスター及び前記第２トランジスターは、ｎ番目のビットラインとｎ＋１番目のビットラインとの間に直列に連結される。 - 特許庁

This device comprises a bit line discharge circuit 160 discharging bit line voltage before read/write operation is performed.例文帳に追加

読み出し／書き込み動作が実行される前に、ビットラインの電圧を放電するビットライン放電回路１６０を含む。 - 特許庁

To provide a semiconductor storage device which can reduce leakage current flowing into a memory cell from a bit line due to precharge of the bit line.例文帳に追加

ビット線のプリチャージによってビット線からメモリセルに流れ込むリーク電流を削減することができる半導体記憶装置を提供する。 - 特許庁

To realize a sense amplifier circuit reusing charge consumed at the time of amplifying a very small potential difference of bit line pair as charges of bit line pair precharges.例文帳に追加

ビット線対の微小電位差増幅時に消費する電荷をビット線対プリチャージの電荷として再利用するセンスアンプ回路を実現する。 - 特許庁

Furthermore, a barrier metal layer 5, formed on the lower surface of the bit line 6, is etched selectively after formation of the bit line 6.例文帳に追加

さらに、ビット線６の形成後に、ビット線６の下面に形成されたバリアメタル層５を選択的にエッチングする。 - 特許庁

The bit line to which the drain is connected and its adjacent bit line are charged at the same potential even transiently.例文帳に追加

ドレインが接続されるビット線とその隣接ビット線とは、過渡的にも同電位を維持して充電される。 - 特許庁

The semiconductor memory device comprises a first Vss wiring 64, a second Vss wiring 64, a first bit line 60 and a second bit line 62.例文帳に追加

半導体記憶装置は、第１Ｖｓｓ配線６４と、第２Ｖｓｓ配線６４と、第１および第２ビット線６０，６２とを含む。 - 特許庁

Namely, in the test mode, the odd-numbered bit line pair BL1, BL1B and the even-numbered bit line pair BL2, BL2B are made to differ in sensing point of time.例文帳に追加

すなわち、テストモード時は、奇数番目ビットライン対BL1,BL1Bと偶数番目ビットライン対BL2,BL2Bとでセンシング時点を変える。 - 特許庁

A first bit line connection circuit TP2L selectively and electrically connects the second end to the second bit line.例文帳に追加

第１ビット線接続回路ＴＰ２Ｌは、第２端と第２ビット線とを選択的に電気的に接続する。 - 特許庁

The bit line group 43-1 corresponds to the sub-cell array 41-1, and the bit line group 43-2 corresponds to the sub-cell array 41-2.例文帳に追加

ビット線群４３−１はサブセルアレイ４１−１に対応し、ビット線群４３−２はサブセルアレイ４１−２に対応する。 - 特許庁

The bit line 14 and the bit line 16 are connected respectively with the reference cell 20 and the reference cell 30.例文帳に追加

ビット線１４およびビット線１６には、それぞれリファレンスセル２０およびリファレンスセル３０が接続されている。 - 特許庁

The bit line BL and bit line/BL are connected to a sense amplifier 4 at the periphery of a memory cell array of the ferroelectric substance memory.例文帳に追加

強誘電体メモリのセルアレイ周辺では、ビット線ＢＬ及びビット線／ＢＬがセンスアンプ４に接続される。 - 特許庁

After voltage difference between the bit line and the complementary bit line is sensed, the complementary capacitor is isolated from the reference capacitor.例文帳に追加

ビットラインと相補ビットラインとの間の電圧差を感知した後、相補ビットラインからリファレンスコンデンサが絶縁される。 - 特許庁

A sense amplifier 24 amplifies the potential difference between the bit line BL and the reference bit line RB, in reading out data.例文帳に追加

センスアンプ２４は、データの読み出しに際して、ビット線ＢＬとリファレンスビット線ＲＢとの間に生じた電位差を増幅する。 - 特許庁

The wiring resistance of the bit line is greatly reduced by its parallel combined resistance, and a bit line writing current is increased.例文帳に追加

ビット線の配線抵抗が、その並列合成抵抗により大幅に低減することができ、ビット線書込電流を大きくすることができる。 - 特許庁

The upper electrode 15 itself is composed as a bit line or a bit line may be located separated from the upper electrode 15.例文帳に追加

上部電極１５は、それ自体がビット線を構成していても構わないし、上部電極とは別にビット線が設けられていても構わない。 - 特許庁

MEMORY DEVICE HAVING BIT LINE EQUALIZER IN CELL ARRAY, AND METHOD FOR ARRANGING BIT LINE EQUALIZER IN CELL ARRAY例文帳に追加

セルアレイにビットライン均等化部を備えたメモリ装置及びビットライン均等化部をセルアレイに配置する方法 - 特許庁

The bit line/BLUn and /BLDn have the same structure as the bit line BLUn and BLDn.例文帳に追加

また、ビット線／ＢＬＵｎおよび／ＢＬＤｎも、それぞれビット線ＢＬＵｎおよびＢＬＤｎと全く同じ構造を有している。 - 特許庁

THREE-LEVEL NONVOLATILE SEMICONDUCTOR MEMORY DEVICE WITH VOLTAGE CONTROL BLOCK SHARED BY LOWER BIT LINE AND UPPER BIT LINE例文帳に追加

下部ビット線と上部ビット線が電圧制御ブロックを共有する３−レベル不揮発性半導体メモリ装置 - 特許庁

Plural bit lines BL1-BLn are connected to a common data line CDL through a bit line selecting circuit 2.例文帳に追加

複数のビット線ＢＬ１〜ＢＬｎはビット線選択回路２を介して共通データ線ＣＤＬに接続される。 - 特許庁