「CMOS structure」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The semiconductor device is a CMOS comprising a DTMOS having a common substrate structure wherein the substrate part includes an Si substrate 41, a seed layer 44, a single crystal oxide film 45, a first SiGe layer 54, a second SiGe layer 55, and a strained Si layer 56 sequentially from below.例文帳に追加

半導体装置は、共通の基板構造を有するＤＴＭＯＳから構成されたＣＭＯＳであって、その基板部分は、下から順にＳｉ基板４１と、シード層４４と、単結晶酸化膜４５と、第１のＳｉＧｅ層５４と、第２のＳｉＧｅ層５５と、歪みＳｉ層５６とを有している。 - 特許庁

In the method of manufacturing a semiconductor device using CMOS structure, the above theme is solved by the method of manufacturing a semiconductor device including a process of implanting ions for formation of each region, sharing a mask for formation of a well region and formation of source/drain regions.例文帳に追加

ＣＭＯＳ構造を用いた半導体装置の製造方法において、ウェル領域形成とソース／ドレイン領域形成のためのマスクを共用し、それぞれの領域形成のためのイオンを垂直に注入する工程を含む半導体装置の製造方法により上記課題を解決する。 - 特許庁

In the method for producing the semiconductor structure, this method is provided with a process for controlling the SOI wafer having a plurality of active areas thereon, a process for forming the CMOS in the first active area on the wafer, and a process for forming the SiGe HBT in the other active area on the wafer.例文帳に追加

半導体構造を製造する方法は、上に複数の活性領域を有するＳＯＩ基板を調整する工程と、基板上の第１の活性領域にＣＭＯＳを形成する工程と、基板上の別の活性領域にＳｉＧｅ ＨＢＴを形成する工程とを包含する。 - 特許庁

In an implantation process for manufacturing CMOS structure provided with an ESD (ESD HVnMOS), an (n) well area is covered with a mask, P-well is implanted to form a p-well.例文帳に追加

静電気放電（ＥＳＤ）による劣化に対処する保護装置としての応用のための横型ｎｐｎトランジスタの大電流能力は、アバランシェを起こしているｐｎ接合からウエハの裏面コンタクト（１０）へ流れるコレクタ電流が通る材料の電気抵抗値を調節することによって改善される。 - 特許庁

To obtain a desired work function by especially suppressing a reaction between a high dielectric constant material and a gate electrode material, which causes a fermi level pinning phenomenon, and to increase uniformity and yield in a CMOS transistor structure employing a full silicide gate or a metal gate.例文帳に追加

フルシリサイドゲート又はメタルゲートを用いたＣＭＯＳトランジスタ構造であって、特にフェルミ・レベル・ピニング現象の原因となる高誘電率材料とゲート電極材料との反応を抑制して所望の仕事関数を得られるようにし、且つ均一性及び歩留まりを高くできるようにする。 - 特許庁

A CMOS basic cell 120 is formed into a hook-shape structure, having bent parts 101b, 101c, 104b, 104c, 105a and 105a bent to right and left sides at the upper and lower ends at gates 101 and 104 and diffused regions of P-type transistors TP1 and TP2.例文帳に追加

ＣＭＯＳ型用基本セル１２０は、Ｐ型トランジスタＴＰ１,ＴＰ２のゲート１０１、１０４及び拡散領域が各々上下端部において左右側方に折れ曲がった折曲部１０１ｂ,１０１ｃ,１０４ｂ,１０４ｃ,１０５ａ,１０５ａを持つ鉤型構造に形成される。 - 特許庁

To make a chip flexibly conformable and adjustable to different applications, enable bandwidth compression of a digitized image, perform correlation processing of a present image and a just preceding image through a digital processing on a chip, and optimize design to high density CMOS structure.例文帳に追加

チップが異なるアプリケーションに対して柔軟に適合可能かつ調整可能になるとともに、デジタル化された画像の帯域幅を圧縮可能とし、更に、チップ上でのデジタル処理を通じて、現在の画像と直前の画像とを相関処理し、かつ、設計を高密度ＣＭＯＳ構造に最適化できる。 - 特許庁

To provide a CMOS image sensor and its manufacturing method, capable of improving light receiving characteristics such as low illuminance characteristics, by implanting impurity ion in the part where the silicon lattice structure of a trench inner wall in an element separation region is damaged, to prevent a photodiode from being damaged, for protecting the surface of a photodiode region.例文帳に追加

素子分離領域のトレンチ内壁のシリコン格子構造が損傷された部分に不純物イオンを注入してフォトダイオードが損傷されるのを防止してフォトダイオード領域の表面を保護し、低照度特性などの受光特性を向上させることができるＣＭＯＳイメージセンサ及びその製造方法を提供する。 - 特許庁

In a CMOS of a dual-gate structure, a surface channel type PMOS whose gate electrode is formed with a P+ type poly-silicon film, is characterized in that arsenic or antimony is doped into the substrate under the gate electrode and nitrogen whose peak concentration is 2×1021/cm3 or more is doped into the gate oxide.例文帳に追加

デュアルゲート構造のＣＭＯＳにおいて、ゲート電極がＰ^＋型ポリシリコン膜で形成された表面チャネル型のＰＭＯＳを、そのゲート電極下の基板中にヒ素もしくはアンチモンが導入され、ゲート酸化膜に窒素がピーク濃度で２×１０^２１／ｃｍ^３以上導入されたもので構成する。 - 特許庁

In the CMOS device, a conductive part 8 for electrically connecting a p^-well 10 to a p-substrate 12 is formed in a region having a triple well structure forming an embedded N well 9 in the under surface of a bicharacteristic MOSFET and including directly under the storage node of the nMOSFET or in a region abutting thereto.例文帳に追加

ＣＭＯＳデバイスにおいて、両特性のＭＯＳＦＥＴ下面に埋め込みＮウェル９を形成するトリプルウェル構造を有し、ｎＭＯＳＦＥＴのストレージノード直下を含む領域または隣接する領域に、ｐ^−ウェル１０とｐ基板１２を電気的に接続する導通部８を形成する。 - 特許庁

A flat surface fringing the periphery of a photoelectric transfer region 14 is allowed to be a silicide, and the silicide region 32 specifies a light- incidence region (opening region) of the photoelectric transfer region related to a CMOS sensor of this structure.例文帳に追加

１０はＰ型シリコン基板、１２はＰ型ウェル、１４はフォトダイオードとなるＮ型領域（光電変換領域）、１６はゲートＳｉＯ_2 膜、１８はリセットゲートとなるポリシリコン、２０はリセットドレインとなるＮ^+ 型領域、２１は素子分離のためのフィールド酸化膜、２２は遮光膜となる金属膜であり光が入射する開口２３を規定する。 - 特許庁

In a manufacturing method of a CMOS semiconductor device having a silicide process structure, a titanium film 38 is formed on silicide forming regions of a P-channel type MOS transistor and an N-channel type MOS transistor, and a silicon film 39A is formed only on the titanium film 38 on the silicide forming region of the N-channel type MOS transistor.例文帳に追加

シリサイドプロセス構造のＣＭＯＳ半導体装置の製造方法において、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのシリサイド形成領域上にチタン膜３８を形成し、前記Ｎチャネル型ＭＯＳトランジスタ上のシリサイド形成領域上のチタン膜３８上にのみシリコン膜３９Ａを形成する。 - 特許庁

To effectively use the interiors of trench regions for a wiring, to contrive reduction in a chip size, to reduce the size of a cell pattern in the direction intersecting orthogonally a word line in the case where a semiconductor device is applied to the memory cell of a CMOS STRAM, and to enable the speedup of the STRAM in the device using a trench element isolation structure.例文帳に追加

トレンチ型素子分離構造を用いた半導体装置において、トレンチ領域の内部を配線のために有効に活用し、チップサイズの縮小化を図り、ＣＭＯＳ型のＳＲＡＭのメモリセルに適用した場合には、ワード線に直交する方向のセルパターン寸法を縮小化し、ＳＲＡＭの高速化を実現する。 - 特許庁

To provide a semiconductor device having a trench isolation structure, wherein related to a CMOS integrated circuit, etc., it comprises multiple power source voltage using trench isolation as an element isolation method, both isolation characteristics between NMOS and PMOS at a low power source voltage part and a latch-up resistance of a high power source voltage part are maintained without difficulty in the manufacturing process.例文帳に追加

素子分離方法としてトレンチ分離を用いた多電源電圧を有するＣＭＯＳ集積回路等において、低電源電圧部のＮＭＯＳとＰＭＯＳの分離特性と高電源電圧部のラッチアップ耐性を両立することができると共に、製造工程上の困難性を伴わないトレンチ分離構造を有する半導体装置を提供する。 - 特許庁

In the method for treating an electrically conductive layer structure of a four-metallic layer CMOS process, a step for depositing the 3rd electrically conductive layer 30 includes a step for depositing light absorbing layers 301, 303 at least once on light reflecting layers 300, 302, respectively, in such a way that the total thickness of the 3rd electrically conductive layer 30 does not exceed 350 nm.例文帳に追加

４金属層ＣＭＯＳプロセスの導電層構造を処理するための方法において、第３の導電層３０を堆積するステップは、前記第３の導電層３０の全厚が３５０ｎｍを超えないように、光反射層３００、３０２の上に光吸収層３０１、３０３を少なくとも一回堆積するステップを含む。 - 特許庁

The basic cell of a CMOS inverter 10 having a plurality of pMOS transistors 12a to 12g which are connected in parallel is constituted to have a low-order cell structure formed of a main cell part 15 having an nMOS transistor 11 and one (12a) of pMOS transistors and subordinate cell parts 16a to 16f having each transistor of pMOS transistors 12b to 12g.例文帳に追加

並列接続された多数のｐＭＯＳトランジスタ１２ａ〜１２ｇを備えるＣＭＯＳインバータ１０の基本セルを、ｎＭＯＳトランジスタ１１とｐＭＯＳトランジスタの一つ（１２ａ）とを備える主セル部１５と、ｐＭＯＳトランジスタ１２ｂ〜１２ｇをそれぞれ１つずつ備える従属セル部１６ａ〜１６ｆとからなる下位セル構造を有して構成する。 - 特許庁

The electroluminescent element manufactured by the method has the substrate, a layer doped with rare earth elements and rich in silicon formed on a gate oxide layer for radiating light at a prescribed wavelength, an upper end electrode formed on a layer doped with the rare earth elements and rich in silicon, and a combined CMOS IC structure manufactured there.例文帳に追加

基板、所定の波長の光を放出するためのゲート酸化物層上に形成された、希土類がドープされ且つシリコンリッチな層、上記希土類がドープされ且つシリコンリッチな層上に形成された上端電極、およびそこに製造された連合されたＣＭＯＳ ＩＣ構造体を有する本発明の方法によって製造されたエレクトロルミネセンス素子に関する。 - 特許庁

In the CMOS semiconductor element where a gate electrode of two-layer structure consisting of a lower layer metal layer and an upper layer metal layer of different nitrogen content is formed in the NMOS region and the PMOS region on a semiconductor substrate through a gate insulating film, the lower layer metal layer is made shorter than the upper layer metal layer in the gate length direction.例文帳に追加

半導体基板上のＮＭＯＳ領域とＰＭＯＳ領域にゲート絶縁膜を介してそれぞれ窒素含有量の異なる下層金属層とその上に積層された上層金属層から成る２層構成のゲート電極が形成されたＣＭＯＳ半導体素子であって、前記下層金属層を前記上層金属層よりゲート長方向の長さを短くする。 - 特許庁

The device achieves high bandwidth by utilizing a buried insulating layer to isolate carriers generated in the underlying substrate, high quantum efficiency over a broad spectrum by utilizing the Ge absorbing layer, low voltage operation by utilizing a thin absorbing layer and narrow electrode spacings, and compatibility with CMOS devices by virtue of its planar structure and use of the group IV absorbing material.例文帳に追加

本デバイスは、下の基板で生成されたキャリアを分離するために埋込み絶縁物を利用して高帯域幅を、Ｇｅ吸収層を利用して広いスペクトルにわたった高量子効率を、薄い吸収層および狭い電極間隔を利用して低電圧動作を、さらに平面構造およびIV族吸収材料の使用によってＣＭＯＳデバイスとの共存性を、達成する。 - 特許庁

In the manufacturing method of the electroluminescent element, a produced substrate is doped with rare earth elements as a luminous layer, a silicon-rich layer is vapor-deposited on a gate oxide layer, damages generated in a layer doped with the rare earth elements and rich in silicon is restored by annealing and oxidizing a structure, and the electroluminescent element is built in a CMOS IC.例文帳に追加

本発明は、作成された基板上に、発光層として希土類がドープされ、且つシリコンリッチな層をゲート酸化物層上に蒸着し、構造体をアニールおよび酸化して上記希土類がドープされ且つシリコンリッチな層に引き起こされる損傷を修復し、ＣＭＯＳ ＩＣに上記エレクトロルミネセンス素子を組み込むことを含むエレクトロルミネセンス素子の製造方法に関する。 - 特許庁

To provide an apparatus for calibrating gain of an radio frequency receiver (Rx) to provide, among other things, a structure for performing in-situ gain calibration of an RF integrated circuit over long time and/or over wide temperature without removing the RF integrated circuit from its operational configuration, especially when the gain of the RF integrated circuit is susceptible to variations in process, such as inherent with the CMOS process.例文帳に追加

無線周波数受信機（Ｒｘ）の利得を校正する装置は、特に、ＲＦ集積回路の利得がＣＭＯＳプロセスに内在するようなプロセスの変動の影響を受けやすいときに、ＲＦ集積回路をその動作コンフィギュレーションから取り除くことなく、長時間及び／又は広い温度に亘ってＲＦ集積回路のイン・シトゥ利得校正を達成する、特に、構造を提供する。 - 特許庁

This CMOS image sensor includes a semiconductor structure body having an impurity region 34 and a gate electrode 33, a first spacer 35A which is overlapped with a part of the impurity region and formed on one sidewall of the gate electrode, a second spacer 36A formed on the sidewall of the first spacer and a third spacer 36B formed on the other sidewall of the gate electrode.例文帳に追加

不純物領域３４及びゲート電極３３を有している半導体構造体と、前記不純物領域の一部とオーバーラップされ、前記ゲート電極の片側の側壁に形成された第１スペーサ３５Ａと、第１スペーサの側壁に形成された第２スペーサ３６Ａと、前記ゲート電極の他側の側壁に形成された第３スペーサ３６Ｂとを含んでなる。 - 特許庁

To provide a CMOS semiconductor integrated circuit capable of decreasing power consumption at standby time without increasing a dedicated power source for reducing the power consumption at the standby time, separately providing a substrate bias generating circuit, which increases the power consumption and a chip area, and forming a triple well structure to become the cause of complicating a process.例文帳に追加

待機時の消費電力低減のために専用の電源を増やさず、消費電力及びチップ面積の増大を招く基板バイアス発生回路を別途設けることなく、プロセスの複雑化の原因となる三重ウエル構造を形成することなく待機時の消費電力を減少させることができるＣＭＯＳ半導体集積回路を提供することを目的とする。 - 特許庁