「Csl」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

On the other hand, even numbered column selecting lines CSL0, CSL2 and the like are connected to an even numbered CSL pad 50 through a transfer gate M2, and odd numbered column selecting lines CSL1, CSL3 and the like are connected to an odd numbered CSL pad 52 through a transfer gate M2.例文帳に追加

一方、偶数番目の列選択線ＣＳＬ０、ＣＳＬ２等は、トランスファーゲートＭ２を介して、偶数ＣＳＬパッド５０と接続し、奇数番目の列選択線ＣＳＬ１、ＣＳＬ３等は、トランスファーゲートＭ２を介して、奇数ＣＳＬパッド５２と接続している。 - 特許庁

Accordingly, the quantity of hot electrons injected to a charge storage layer CSL under a gap section and the first memory gate electrode MG1 is made smaller than that to the charge storage layer CSL under the second memory gate electrode MG2 when the data is written, and incomplete erasing of data in the gap section and the charge storage layer CSL under the first memory gate electrode MG1 is prevented.例文帳に追加

これにより、データ書き込み時に、ギャップ部および第１メモリゲート電極ＭＧ１下の電荷蓄積層ＣＳＬに注入されるホットエレクトロンの注入量を第２メモリゲート電極ＭＧ２下の電荷蓄積層ＣＳＬに注入されるホットエレクトロンの注入量よりも減少させて、ギャップ部および第１メモリゲート電極ＭＧ１下の電荷蓄積層ＣＳＬにおけるデータの消去残りを防ぐ。 - 特許庁

A select gate electrode SL is disposed on the semiconductor substrate between the common source region CSL and the cell source region 218s.例文帳に追加

共通ソース領域ＣＳＬ及びセルソース領域２１８ｓの間の半導体基板上に選択ゲート電極ＳＬが配置される。 - 特許庁

In a semiconductor memory, a transfer gate Mi transmitting column selecting signals CSL[0]-CSL[n] outputted from a column decoder 100 to a memory cell block MCBi is made a conduction state in a non-activation state of a signal given from a WBI pad 40.例文帳に追加

半導体記憶装置１０００においては、列デコーダ１００から出力される列選択信号ＣＳＬ［０］〜ＣＳＬ［ｎ］をメモリセルブロックＭＣＢｉに伝達するトランスファーゲートＭ１は、ＷＢＩパッド４０から与えられる信号が非活性状態において導通状態となる。 - 特許庁

This non-volatile memory element is provided with a common source region CSL, a cell source region 218s and a drain region 218d formed on a semiconductor substrate.例文帳に追加

本発明この素子は、半導体基板上に形成された共通ソース領域ＣＳＬ、セルソース領域２１８ｓ及びドレイン領域２１８ｄを含む。 - 特許庁

Furthermore, a storage capacitor line CSL to which an AC voltage is applied is disposed between each of the pixels 2 where the pixel electrode 6 does not exist, thus an alternately reversing AC electric field is applied between the storage capacitor line CSL and a counter electrode Com and the occurrence of the burning and the domains due to deterioration of the liquid crystal is suppressed.例文帳に追加

また、画素電極６が存在しない各画素２間には交流電圧が印加される保持容量線ＣＳＬが配置されていることから、保持容量線ＣＳＬと対向電極Ｃｏｍとの間には交互に反転する交流電界がかかり、液晶の劣化による焼きつきやドメインの発生が抑制される。 - 特許庁

A column decoder 81 drives a pre-decoded address DCAij, a column select line enable control signal PCSLE2, and a column select line CSL 2i in accordance with the column select line disable control line PCSLD2.例文帳に追加

カラムデコーダ81は、プレデコーディングされたアドレスDCAij、カラム選択ラインイネーブル制御信号PCSLE2、及びカラム選択ラインディスエーブル制御信号PCSLD2に応じて、カラム選択ラインCSL2iを駆動する。 - 特許庁

The first to third current impression lines CSL 1-3 are arranged between the access transistor TR and the first to third resistance change elements MTJ 1-3, respectively.例文帳に追加

第１ないし第３電流印加ラインＣＳＬ１〜３は、前記アクセストランジスタＴＲと前記第１ないし第３抵抗変化素子ＭＴＪ１〜３との間にそれぞれ配置される。 - 特許庁

A fetched column address is decoded by a column decoder 3 controlled with the column control signals CSCK and CSLCLK through an address counter 9 to activate a column select line CSL.例文帳に追加

取り込まれたカラムアドレスは、アドレスカウンタ９を介し、カラム制御信号ＣＳＣＫ，ＣＳＬＣＬＫにより制御されるカラムデコーダ３によりデコードされて、カラム選択線ＣＳＬを活性化する。 - 特許庁

Thereby, a spare column selection line SCSL and a normal column selection line CSL can be selected simultaneously, an inverse data pattern can be written in an adjacent memory cell.例文帳に追加

これにより、スペアコラム選択線ＳＣＳＬと同時に正規のコラム選択線ＣＳＬを選択することができ、隣接するメモリセルに逆データパターンを書込むことが可能となる。 - 特許庁

This SDRAM column decoder 20a, in multibit test, selects a plurality of column selection lines CSL or all column selection lines CSL out of 256 column selection lines conforming to column address signals CA0∼CA8 and test mode signals TM0∼TM8, and sets selected each column selection lines to be a test potential VTM=Vth.例文帳に追加

このＳＤＲＡＭの列デコーダ２０ａは、マルチビットテスト時には、列アドレス信号ＣＡ０〜ＣＡ８およびテストモード信号ＴＭ０〜ＴＭ８に従って２５６の列選択線ＣＳＬのうちのいずれか複数の列選択線ＣＳＬまたはすべての列選択線ＣＳＬを選択し、選択した各列選択線ＣＳＬをテスト電位ＶＴＭ＝Ｖｔｈにする。 - 特許庁

A magnetic RAM 300 comprises an access transistor TR formed on a substrate, first to third resistance change elements MTJ 1-3, and first to third current impression lines CSL 1-3.例文帳に追加

基板に形成されるアクセストランジスタＴＲ、第１ないし第３抵抗変化素子ＭＴＪ１〜３及び第１ないし第３電流印加ラインＣＳＬ１〜３を備えるマグネチックＲＡＭ３００。 - 特許庁

After an n-type semiconductor region 6 is formed on the principal surface of a semiconductor substrate 1Sub, a memory gate electrode MG and the charge storage layer CSL of a split-gate type memory cell are formed thereon.例文帳に追加

半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。 - 特許庁

Since the autoprecharge takes place, when a column select line CSL is put in an active state, the falling time of a word line will not depend on the external clock frequency and is always made a constant.例文帳に追加

カラムセレクト線ＣＳＬがアクティブ状態になる時期からオートプリチャージが行われるため、ワード線を立ち下げる時期を外部クロックの周波数に依存させず、常に、一定とできる。 - 特許庁

In a CS potential setting circuit 800, the anode of a diode 81 is connected to an auxiliary capacity electrode driving signal line CsL and the cathode of the diode 81 is connected to a ground line 82.例文帳に追加

ＣＳ電位設定回路８００内で、ダイオード８１のアノードを補助容量電極駆動信号線ＣｓＬと接続し、ダイオード８１のカソードをグランド配線８２と接続する。 - 特許庁

A node b between the anode of the diode 81 and the auxiliary capacity electrode driving signal line CsL is connected to the auxiliary capacity electrode driving circuit 700 through a capacitor 85.例文帳に追加

また、コンデンサ８５を介して、ダイオード８１のアノードと補助容量電極駆動信号線ＣｓＬとの接続点ｂと補助容量電極駆動回路７００とを接続する。 - 特許庁

The select gate electrode SL may be formed on the semiconductor substrate between the floating gate 204a and the common source region CSL while the control gate electrode WL is formed.例文帳に追加

選択ゲート電極ＳＬは制御ゲート電極ＷＬを形成する間、浮遊ゲート２０４ａ及び共通ソース領域ＣＳＬの間の半導体基板上に形成することができる。 - 特許庁

The N-channel MOS transistors N8, N12 receive a sense amplifier activation signal S0 for activating the sense amplifier 52 to the gate, and the N-channel MOS transistors N10, N14 receive a column selection signal CSL to the gate.例文帳に追加

ＮチャネルＭＯＳトランジスタＮ８，Ｎ１２は、センスアンプ５２を活性化するセンスアンプ活性化信号Ｓ０をゲートに受け、 ＮチャネルＭＯＳトランジスタＮ１０，Ｎ１４は、コラム選択信号ＣＳＬをゲートに受ける。 - 特許庁

After an n-type semiconductor region 6 is formed on the principal surface of a semiconductor substrate 1Sub, a memory gate electrode MG and the charge accumulation layer CSL of a split-gate type memory cell are formed thereon.例文帳に追加

半導体基板１Ｓｕｂの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。 - 特許庁

The anode (e) of a thyristor U for selection is connected to the N gate electrodes (d) of the n pieces of thyristors S for switch, and the N gate electrode (f) of the thyristor U for selection is connected to a common select signal transmission line CSL.例文帳に追加

前記ｎ個のスイッチ用サイリスタＳのＮゲート電極ｄには選択用サイリスタＵのアノードｅが接続され、選択用サイリスタＵのＮゲート電極ｆは共通のセレクト信号伝送路ＣＳＬに接続される。 - 特許庁

If DC11V is supplied from the output terminal OUT4, the polarization switching control circuit 11 outputs an IF signal of CSL inputted from an input terminal L. IN from the output terminal OUT4.例文帳に追加

出力端子ＯＵＴ４からＤＣ１１Ｖが供給された場合は、偏波切換制御回路１１により入力端子Ｌ．ＩＮから入力されたＣＳＬのＩＦ信号が出力端子ＯＵＴ４から出力される。 - 特許庁

An auxiliary capacitance Cs comprising a fixed auxiliary capacitance Cs0, an n-MOS capacitance Cs1 and a p-MOS capacitance Cs2 connected in parallel is provided between a pixel electrode and an auxiliary capacitance electrode CSL.例文帳に追加

画素電極と補助容量電極ＣＳＬとの間に、固定補助容量Ｃｓ０、ｎ−ＭＯＳ容量Ｃｓ１、および、ｐ−ＭＯＳ容量Ｃｓ２を並列に接続してなる補助容量Ｃｓを設ける。 - 特許庁

The output controller compares the ESL expressed by the acquired ESL information with the specified CSL, and controls the output from the output means of the output-objective digital content, based on a result of the comparison.例文帳に追加

出力制御装置は、取得したＥＳＬ情報が表すＥＳＬと、特定したＣＳＬとの比較を行い、その比較の結果を基に、出力対象のデジタルコンテンツの出力手段からの出力を制御する。 - 特許庁

Rare earth oxide is added to glass composed of silicon oxide and alkali oxide so as to be high strength glass HIG, and chemical strengthening is applied thereto so as to form a chemically strengthened layer CSL on the surface of the glass.例文帳に追加

酸化珪素とアルカリ酸化物からなるガラスの中に希土類酸化物を添加して高強度ガラス素材ＨＩＧとし、これに化学強化を施してガラス表面に化学強化層ＣＳＬを形成する。 - 特許庁

A multiplying amplifier 80 multiplies the movement quantity signal CSL of the objective generated by the top holding circuits 65 and 66 and subtraction amplifier 70 by a coefficient K to generate a cancel signal and a subtracting amplifier 90 subtracts it from the push-pull signal PP.例文帳に追加

トップホールド回路６５，６６および減算アンプ７０で生成される対物レンズの移動量信号ＣＳＬに乗算アンプ８０で係数Ｋが乗算されてキャンセル信号とされ、減算アンプ９０でプッシュプル信号ＰＰから減算される。 - 特許庁

When a tester easily operates the input-output device (CSL) 10 of the PC 1, the PC 1 executes the test instructed from the tester by transmitting and receiving test signals to and from the DUT 4 by controlling the operation of the TST 2 after decoding the subject matters of the test instructed to the testing system.例文帳に追加

試験者がＰＣ１の入出力装置（ＣＳＬ）１０を簡易に操作し、本システムに指示する試験内容をＰＣ１が解読処理した上で、ＴＳＴ２を動作制御してＤＵＴ４との間で試験信号を送受することにより、試験者が指示する内容の試験を実行する。 - 特許庁

A bit line corresponding to a selected memory cell is connected between write current control line of both sides of the corresponding memory block by turning on transistor switches 102, 103 in response to activation of a column selection line CSL shared between memory blocks, and a data write current flows.例文帳に追加

メモリブロック間で共有されるコラム選択線ＣＳＬの活性化に応答してトランジスタスイッチ１０２，１０３がオンすることによって、選択メモリセルに対応するビット線は、対応のメモリブロックの両側の書込電流制御線の間に接続されて、データ書込電流が流される。 - 特許庁

Further, in the semiconductor device, the barrier film and the seed film are specified, and a proportion (frequency) of a corresponding (CSL) grain boundary in which the grain boundary Σ value is 3 in the whole crystal grain boundary of the Cu wiring is set at ≥40%, thereby an effect similar to surface defect reduction can be acquired.例文帳に追加

または、該半導体装置において、バリア膜及びシード膜を特定すると共に、Ｃｕ配線の全ての結晶粒界に占める、粒界Σ値３の対応（ＣＳＬ）粒界の割合（頻度）を４０％以上とすることにより、表面欠陥低減の同様の効果を得ることができる。 - 特許庁

The source line SL of a memory cell Trm formed in the N well of a memory cell array 11 is connected commonly to a column source line CSL being a source line in a block and a block source source line BSL in common, and is connected to a source line MSL outside the block via a block source select gate BSSG.例文帳に追加

メモリセルアレイ１１のＮウェルに形成したメモリセルＴｒｍのソース線ＳＬを、ブロック内ソース線であるカラムソース線ＣＳＬおよびブロックソース線ＢＳＬで共通に接続するとともにブロックソースセレクトゲートＢＳＳＧを介してブロック外ソース線ＭＳＬに接続する。 - 特許庁

An output controller acquires ESL information expressing a security level of an area (ESL hereinafter) positioned currently with an output means for outputting the digital content, and specifies a content security level (CSL hereinafter) about the output-objective digital content, based on the output-objective digital content.例文帳に追加

出力制御装置が、デジタルコンテンツを出力する出力手段が現在位置するエリアのセキュリティーレベル（以下、「ＥＳＬ」と略記）を表すＥＳＬ情報を取得し、また、出力対象のデジタルコンテンツに関するコンテンツセキュリティーレベル（以下、「ＣＳＬ」と略記）をその出力対象のデジタルコンテンツを基に特定する。 - 特許庁

In the semiconductor device, a barrier film and a seed film are specified, and further a proportion (frequency) of a corresponding (CSL) grain boundary in which a grain boundary Σ value is 27 or below in the whole crystal grain boundary of the Cu wiring is set at ≥60%, thereby a surface defect can be reduced to ≤1/10 of a practicable present level.例文帳に追加

半導体装置において、バリア膜及びシード膜を特定すると共に、Ｃｕ配線の全ての結晶粒界に占める、粒界Σ値２７以下の対応（ＣＳＬ）粒界の割合（頻度）を６０％以上とすることにより、表面欠陥を実用可能な現状レベルの１／１０以下まで低減できる。 - 特許庁

An address terminal ADR is connected to column selection lines CSL of first and second groups G1 and G2 through first and second address paths made up with first and second lines L1 and L2 and first and second decoder circuits DEC1 and DECK.例文帳に追加

集積メモリは、アドレス端子を介して第１の群の第１の選択線と接続されていて、相応に第１の線と第１のデコーダ回路とを有している第１のアドレス経路と、アドレス端子を介して第２の群の第１の選択線と接続されていて、相応に第２の線と第２のデコーダ回路とを有している第２のアドレス経路とを有している。 - 特許庁

The erasion operation control device 10 of a flash memory is provided with a common discharge circuit section 20 connecting electrically and directly at least one out of a source part CSL, a drain part CBL, and a substrate part CWL constituting respective cell MC00-MCmn constituting a cell array 9 of a flash memory circuit, and a gate part WL during erasion operation in the flash memory.例文帳に追加

フラッシュメモリ回路のセルアレイ９を構成するそれぞれのセルＭＣ００〜ＭＣｍｎを構成するソース部ＣＳＬ、ドレイン部ＣＢＬ及び基板部ＣＷＬの少なくとも一つと、ゲート部ＷＬとを当該フラッシュメモリに於ける消去動作中に電気的に直接接続させる共通放電回路部２０が設けられているフラッシュメモリの消去動作制御装置１０。 - 特許庁