「FLOPS」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

For example, a plurality of seeds SEDs, which become flip-flops from among the whole semiconductor device (TOP), are uniformly set, and as the first tracing processing, the effective ranges (node NDEs) of the SEDs are each extended in parallel so that the values of objective functions (including difficulty levels of timing convergence or the like) for the respective NDEs may become uniform.例文帳に追加

例えば、半導体装置全体（ＴＯＰ）の中からフリップフロップとなる複数のシードＳＥＤを均一的に設定し、１回目のトレース処理として、各ＳＥＤの有効範囲（ノードＮＤＥ）を各ＮＤＥ毎の目的関数（タイミング収束の難易度等を含む）の値が均一となるように並行して拡大させる。 - 特許庁

To reduce power consumption and also to prevent outputs SL1-SLn of a shift register from overlapping one another in a shift register 11, in which level shifters LS1-LSn for shifting the level of clock signals CK, CKB having a smaller amplitude than that of a drive voltage for applying to respective flip flops F1-Fn are provided for each block.例文帳に追加

駆動電圧よりも振幅が小さなクロック信号ＣＫ，ＣＫＢをレベルシフトして、各フリップフロップＦ１〜Ｆｎへ印加するレベルシフタＬＳ１〜ＬＳｎが各ブロック毎に設けられているシフトレジスタ１１において、消費電力を削減し、またシフトレジスタの出力ＳＬ１〜ＳＬｎが互いに重ならないようにする。 - 特許庁

When an output signal from the D flip flop SETCNT0 in the last stage out of D flip flops SETCNT0 to 8 in the plurality of stages is in a high level, a Q output from the D flip flop SETCNT0 in the last stage is inverted and output from a toggle flip flop 5 as a frequency division signal DIVOUT.例文帳に追加

複数段のＤフリップフロップＳＦＴＣＮＴ０〜８のうち最終段のフリップフロップＳＦＴＣＮＴ０からの出力信号がハイレベルのときに、最終段のフリップフロップＳＦＴＣＮＴ０からのＱ出力をトグルフリップフロップ５から分周信号ＤＩＶＯＵＴとして反転出力する。 - 特許庁

The non-contact power supply device has a function that determines the oscillation timing of a pulse signal input to a gate terminal of the switching element that excites the secondary-side winding by using first to third flip-flops 103, 116 and 102, first and second counter circuits 104, 105, and a both-end voltage variable circuit 117 composed of a logic element group 118.例文帳に追加

２次側巻線を励磁するスイッチング素子のゲート端子に入力するパルス信号の発振タイミングを、第１〜３のフリップフロップ１０３，１１６，１０２と、第１，２のカウンタ回路１０４，１０５および論理素子群１１８からなる両端電圧可変回路１１７によって決定する機能を備えて構成した。 - 特許庁

A comparator circuit 7 compares the output signal levels of the flip-flops 1, 5, and if the output signal level of the flip-flop 5 satisfies specified conditions, a control circuit 3 decides the driving power of the driver circuit 2 as being proper, so that the driver circuit 2 operates with this driving power in the subsequent logic operations.例文帳に追加

比較回路７はフリップフロップ１、５の出力信号レベルを比較し、フリップフロップ５の出力信号レベルが所定条件を満足するとき、制御回路３はドライバ回路２の駆動能力を適正と判断して設定し、以後の論理動作では、ドライバ回路２は当該駆動能力で動作する。 - 特許庁

For the output of image data to a spatial filtering part 17, shift registers SRn0-SRn6 and all the flip-flops of the shift registers are selected, and pixel data are extracted from image data input into each selected flip-flop and image data output from the last flip-flop of each selected shift register.例文帳に追加

空間フィルタ処理部１７に画像データを出力する場合には、各シフトレジスタＳＲｎ０〜ＳＲｎ６およびこれら各シフトレジスタに備えられる各フリップフロップを選択し、選択した各フリップフロップに入力される画像データおよび選択した各シフトレジスタにおける最終段のフリップフロップから出力される画像データから画素データを抽出する。 - 特許庁

The internal states (the outputs of respective flip-flops included in shift registers) of all of the shift registers in a scanning signal drive circuit 2 and a data signal drive circuit 3 are inactivated by using initialization signals/ INIT formed by NAND gates 8 by a combination of the signals not affecting the display images from a control circuit 5.例文帳に追加

制御回路５からの表示画像に影響しない信号の組み合わせでＮＡＮＤゲート８によって生成した初期化信号／ＩＮＩＴを用いて、走査信号線駆動回路２およびデータ信号線駆動回路３における全てのシフトレジスタの内部状態（シフトレジスタに含まれる各フリップフロップの出力）を非アクティブにする。 - 特許庁

A latch circuit 10 for a scan-path is inserted into a combined circuit deep in logic to be divided into combined circuits 11, 12 having substantially same logical depth between flip flops 1-4 for the scan- path and the latch circuit 10, and a usual flip flop 9 operated in the usual operation is brought into a through condition, so as to shorten a final verifying pattern.例文帳に追加

論理が深い組み合わせ回路にスキャンパス用ラッチ回路１０を挿入して、スキャンパス用フリップフロップ１〜４及びスキャンパス用ラッチ回路１０間の論理の深さが略等しい組み合わせ回路１１、１２に分割すると共に、通常時に動作する通常フリップフロップ９をスルーとすることにより、最終的な検証パタンを短くする。 - 特許庁

Scanning only flip-flops 10 and 11 for reducing the wiring delay are inserted between an input pad 5 for test data and the first-stage flip-flop 8 on a scan chain, and a scanning only flip-flop 12 for reducing the wiring delay is inserted between the last-stage flip-flop 9 on the scan chain and an output pad 6 for the test result.例文帳に追加

テストデータの入力パッド５とスキャンチェーン上の初段フリップフロップ８との間に配線遅延を減少させるためのスキャン専用フリップフロップ１０，１１を、スキャンチェーン上の最終段フリップフロップ９とテスト結果の出力パッド６との間に配線遅延を減少させるためのスキャン専用フリップフロップ１２をそれぞれ挿入する。 - 特許庁

A data transfer circuit for simultaneously transferring data D1-D4 outputted sequentially from a body 9 of the superconducting single magnetic flux quantum circuit to latch type drivers 12-1 to 12-4 is composed of a demultiplexer 10, RS flip-flops 11-1 to 11-4, an SFQ pulse multiplexing circuit 13, a clock generating source 14 and a clock generating circuit 15.例文帳に追加

デマルチプレクサ１０とＲＳフリップフロップ１１−１〜１１〜４とＳＦＱパルス合流回路１３とクロック発生源１４とクロック発生回路１５とで、超伝導単一磁束量子回路本体９から順に出力されるデータＤ１〜Ｄ４を同時にラッチ型ドライバ１２−１〜１２−４に転送するデータ転送回路を構成する。 - 特許庁

D flip-flops 10, 11 make a decision whether the increasing/ decreasing direction has inverted a plurality of times when the neutral potential SV1 stands in one of a region exceeding the lower limit VL of hysteresis or a region lower than the upper limit VL of hysteresis based on an output signal SV5 from the comparator 7 and output signals SV7, SV8.例文帳に追加

Ｄ−フリップ・フロップ１０，１１は、コンパレータ７の出力信号ＳＶ５に基づき、中点電位ＳＶ１がヒステリシスの下限値ＶＬを上回る領域およびヒステリシスの上限値ＶＬ未満の領域の一方に留まっている間に、その増減方向が複数回、反転したか否かを検出し、信号ＳＶ７，ＳＶ８を出力する。 - 特許庁

Since the signals 0.5CA-a and 0.5CA-b have the double cycle of that of the C/A signal (CAint), first and second post-processing flip-flops FF2a and FF2b can perform the latch operations according to an internal clock signal intCLK generated by a DLL circuit in a state that the sufficient setup time and hold time are secured.例文帳に追加

信号０．５ＣＡ−ａ及び０．５ＣＡ−ｂがＣ／Ａ信号（ＣＡｉｎｔ）の２倍の周期を有することから、第１及び第２の後処理フリップフロップＦＦ２ａ及びＦＦ２ｂは、十分なセットアップタイム及びホールドタイムを確保された状態で、ＤＬＬ回路で生成した内部クロック信号ｉｎｔＣＬＫに応じてラッチ動作を行うことができる。 - 特許庁

In net replacement processing (P3), concerning net lists (NL1, NL2) before and after a scan order, the nets of the scan input terminals of the second and following scan flip flops are successively replaced with the net of the scan input terminals of the first scan flip flop for every scan chain so that net lists (NL3, NL4) for logic equivalence verification can be created.例文帳に追加

ネット置換処理（Ｐ３）において、スキャンリオーダー前後のネットリスト（ＮＬ１、ＮＬ２）について、スキャンチェーン毎に２番目以降のスキャンフリップフロップのスキャン入力端子のネットが１番目のスキャンフリップフロップのスキャン入力端子のネットに順次置換されることにより、論理等価性検証用のネットリスト（ＮＬ３、ＮＬ４）が生成される。 - 特許庁

The solid-state image pickup device 100 further includes data switching sections 142a, 142b for switching between a first state to hold the digital data 154 converted by the AD conversion sections 140 in the data holding sections 141 of the corresponding columns and a second state to connect in series the N flip-flops 145 included in each of the plurality of data holding sections 141.例文帳に追加

固体撮像装置１００は、さらに、ＡＤ変換部１４０により変換されたデジタルデータ１５４を、対応する列のデータ保持部１４１に保持させる第１状態と、複数のデータ保持部１４１の各々に含まれるＮ個のフリップフロップ１４５を直列に接続する第２状態とを切り替えるデータ切替部１４２ａ及び１４２ｂを備える。 - 特許庁

As to each flip-flop in a logic circuit shown by RTL data, a detection unit 110 designates each of a clock terminal and a reset terminal of the flip-flop as a starting point and detects logical blocks for multiple entries until reaching any one of a PLL circuit, other flip-flops and an external terminal by tracing an input path of a signal input to a terminal at the starting point.例文帳に追加

検出部１１０は、ＲＴＬデータが示す論理回路における各ＦＦについて、該ＦＦのクロック端子とリセット端子を夫々起点として、該起点の端子に入力される信号の入力経路を遡って、ＰＬＬ回路と、他のＦＦと、外部端子とのうちのいずれかに辿りつくまで、複数入力の論理ブロックを検出する。 - 特許庁

An image memory part 30 possessed by the liquid crystal display is provided with a red display data processing circuit 70R, a green display data processing circuit 70G and a blue display data processing circuit 70B for processing each color data, a switch circuit 75 for selecting the output from these data processing circuits, and data flip-flops 76-1 and 76-2 for latching the display data.例文帳に追加

液晶表示装置が有する画像メモリ部３０は、各色のデータを処理する赤表示データ処理回路７０Ｒ，緑表示データ処理回路７０Ｇ及び青表示データ処理回路７０Ｂと、これらのデータ処理回路からの出力を選択するスイッチ回路７５と、表示データをラッチするデータフリップフロップ７６−１及び７６−２とを備える。 - 特許庁

The failure diagnosis device, based on circuit information on LSI, establishes test output compression circuits 36a and 36b compressing output signal from scan flip-flops 34a to 36a and 34b to 36b of each stage and virtual pins PT1 and PT0 connected to the output terminal of the compression circuits 36a and 36b concerned for every stage of each scan chain.例文帳に追加

故障診断装置は、ＬＳＩの回路情報に基づいて、各スキャンチェーンの段毎に、各段のスキャンフリップフロップ３４ａ〜３６ａ，３４ｂ〜３６ｂの出力信号を圧縮するテスト出力圧縮回路３６ａ，３６ｂと、該圧縮回路３６ａ，３６ｂの出力端子に接続された仮想ピンＰＴ１，ＰＴ０と、を設定する。 - 特許庁

The shift register includes a plurality of stages of reset/set type flip-flops (RS-FF) 34, and a transistor Tr9 disposed between the output node of the output signal Q of the RS-FF34 and the power source of the L level to be controlled to a conductive stage by an initialization signal RST and fix the voltage level of the output node to an L level.例文帳に追加

複数段のリセット・セット型のフリップフロップ（ＲＳ−ＦＦ）３４を備えるシフトレジスタであって、ＲＳ−ＦＦ３４の出力信号Ｑの出力ノードとＬレベルの電源との間に、初期化信号ＲＳＴによって導通状態に制御され、上記出力ノードの電圧レベルをＬレベルに固定するためのトランジスタＴｒ９を設ける。 - 特許庁

Then the flip flops 9 of many registers are arranged on bars (wires) 8 crossing the wires 7 extended by the same distance in a plurality of directions from the local buffers 3.例文帳に追加

本発明は、クロック信号が供給されるグローバルバッファ２を中心とした周囲に複数のローカルバッファ３が配置され、それぞれ等しい長さの配線４で接続され、さらにローカルバッファ３から複数方向に等しい距離延ばした配線７に交差するバー（配線）８上に多数のレジスタのフリップフロップ９が配列され、伝搬遅延時間の均一化を図られ、クロックスキューを低減する方法である。 - 特許庁

The test circuit of a semiconductor integrated circuit device comprises a scan flip-flop circuit 10 for connecting a plurality of stages of flip-flops in series and supplies a serial test pattern inputted from the outside to a circuit to be tested; and a validity determining section 40 that is connected to the final stage of the scan flip-flop circuit in series and checks the validity of the inputted serial test pattern.例文帳に追加

半導体集積回路装置のテスト回路は、複数段のフリップフロップを直列に接続して、外部から入力されるシリアルテストパターンを試験対象回路に供給するスキャンフリップフロップ回路（１０）と、前記スキャンフリップフロップ回路の最終段に直列に接続されて、前記入力されるシリアルテストパターンの妥当性をチェックする妥当性判断部（４０）とを備える。 - 特許庁

For dilation, the shift registers SRn0-SRn2 are selected and the first three stages of flip-flops of the selected shift registers SRn0-SRn2 are selected, and pixel data are extracted from image data input into each selected flip-flop and image data output from the third flip-flop of each shift register SRn0-SRn2.例文帳に追加

また、膨張処理を行う場合には、シフトレジスタＳＲｎ０〜ＳＲｎ２を選択し、選択したシフトレジスタＳＲｎ０〜ＳＲｎ２のうち入力側から３個目までのフリップフロップを選択し、選択した各フリップフロップに入力される画像データおよびシフトレジスタＳＲｎ０〜ＳＲｎ２における入力側から３個目のフリップフロップから出力される画像データから画素データを抽出する。 - 特許庁

This delay time detecting circuit detects the delay time of a circuit 11 sandwiched by a plurality of flip-flops 12 and 13, and has a binary up counter 15 that is reset just after data for the circuit 11 are transmitted to the flip-flop 12 in a previous stage and a trigger signal is provided and counts input times of a clock signal until finishing of the propagation of the circuit 11.例文帳に追加

複数個のフリップフロップ１２，１３に挟まれた回路１１の遅延時間を検出する遅延時間検出回路であって、前段のフリップフロップ１２に回路１１へのデータを送り出してトリガ信号を与えると同時にリセットされ、そこから、回路１１の伝播が終わるまでクロック信号が何回入力されるかを計数するバイナリアップカウンタ１５を有する。 - 特許庁

This clock synthesizing method in layout designing of the semiconductor device by a computer is constituted so as to include an extraction step for extracting by the computer, on the basis of clock information of the circuit, a false path required for splitting clock trees in the circuit so as to be exclusive to each other and not to have overlapping portions and leaf points for leaf-treating the points other than flip-flops existing on the clock trees.例文帳に追加

コンピュータによる半導体装置のレイアウト設計におけるクロック合成方法において、回路のクロック情報に基づいて、回路におけるクロックツリーが互いに排他となり、重複部分がないようにクロックツリーを分割するために必要となるフォルスパス及びクロックツリー上に存在するフリップフロップ以外のポイントをリーフ扱いするためのリーフポイントをコンピュータにより抽出する抽出ステップを含むように構成する。 - 特許庁

Each CLAB is provided with a terminal for inputting signals of a scan switching signal, a scan data signal and a scan clock signal and a terminal for a scan output signal for outputting a state of a flip-flop holding an internal state in response to the scan signals, so that outputs of flip-flops of a plurality of CLABs can be inputted in predetermined order as scan data signals of following CLABs.例文帳に追加

各ＣＬＡＢにスキャン切り替え信号，スキャン用データ信号及びスキャン用クロック信号の各信号を入力する端子と前記スキャン用信号により内部状態を保持するフリップフロップの状態を出力するスキャン出力信号の端子とを設け，複数のＣＬＡＢのフリップフロップの出力を後続のＣＬＡＢのスキャン用データ信号として予め決められた順に入力するよう構成する。 - 特許庁

The flip-flops 101 and the like are connected also to the outputs of the pulse latches 121 and the like.例文帳に追加

複数の論理回路Ｃｌｋ１１１等と、各論理回路の入力に個別的に接続された複数の入力側パルスラッチ１１１等と、各論理回路の出力に個別的に接続された複数の出力側パルスラッチ１２１等と、前記各入力側パルスラッチ１１１等の入力に個別的に接続されかつ相互にスキャンチェーン接続された複数のフリップフロップ１０１等を備え、このフリップフロップ１０１等は前記各出力側パルスラッチ１２１の出力にも接続されている。 - 特許庁