「FLOPS」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

A shift register 30 includes cascade-connected k flip-flops FF1-FFk for holding output of each sense amplifier SA and loads the output of each sense amplifier SA.例文帳に追加

シフトレジスタ３０は、各センスアンプＳＡの出力を保持するカスケード接続されたｋ個のフリップフロップＦＦ１〜ＦＦｋを含み、各センスアンプＳＡの出力をロードする。 - 特許庁

Under the control of a positive or negative edge section register 207, an output multiplexer 206 selects the output from the D flip-flops 203 or 204 in order to control the I/O pins.例文帳に追加

正又は負エッジ選択レジスタ２０７に制御されて出力マルチプレクサ２０６は、Ｉ／Ｏピンを制御するためにＤフリップフロップ２０３か２０４の出力を選択する。 - 特許庁

The comparators 14-1 to 14-3 compare voltages of the thermistor 10 with different reference voltages, and feed the comparison results to RS flip-flops 16-1 to 16-3.例文帳に追加

比較器１４−１〜１４−３は、サーミスタ１０の電圧を異なる基準電在それぞれと比較し、比較結果をＲＳフリップフロップ１６−１〜１６−３に供給する。 - 特許庁

The floor plan edit device retrieves as a selected route a route where number of flip-flops N is the smallest from among M routes by executing the shortest route retrieving processing.例文帳に追加

本発明では、最短経路検索処理を実行することにより、Ｍ個の経路の中から、フリップフロップ数Ｎが最も小さい経路を選択経路として検索する。 - 特許庁

The D flip-flops F/F1 to F/F6 propagate data of 'high' to poststages by latch operations every time the data d1 to d6 are respectively read out from the ROM 2.例文帳に追加

ＤフリップフロップＦ／Ｆ１〜Ｆ／Ｆ６は、ＲＯＭ２からデータｄ１〜ｄ６のそれぞれが読み出されるたびにラッチ動作によって“Ｈｉｇｈ”のデータを後段に伝搬する。 - 特許庁

Either one of output DataIn_-A or DataIn_-B of the flip-flops 6 and 7 is selected by a selector 8 to be fetched to a flip-flop 9 and is outputted as read data to a CPU bus.例文帳に追加

フリップフロップ６，７の出力DataIn_AとDataIn_Bの内の一方がセレクタ８により選択され、フリップフロップ９に取り込まれ、リードデータとしてＣＰＵバスに出力される。 - 特許庁

Shift registers SR_B and SR_C which operate in the test mode are formed in non-testing blocks B and C, by the use of flip-flops which operate ordinarily in an ordinary mode.例文帳に追加

通常モード時に通常動作を行うフリップフロップを用いて、テストモード時に動作するシフトレジスタＳＲ＿ＢおよびＳＲ＿Ｃを非試験ブロックＢおよびＣに構成する。 - 特許庁

To provide a flash analog-digital converter that avoids an increase in circuit area owing to flip-flops which must be arranged to hold an output of a comparator.例文帳に追加

フラッシュ型アナログデジタル変換器において、比較器の出力を保持するために配置が必要となるフリップ・フロップにより回路面積が増大するのを抑制する。 - 特許庁

An initial value C is set in respective flip-flops D0 to Dn of the code series generator 101a and also set in computing elements P0 to Pn of a computing element group 3.例文帳に追加

初期値Ｃは、符号系列生成器１０１ａの各フリップフロップＤ０〜Ｄｎにセットされると共に、演算器群３の各演算器Ｐ０〜Ｐｎにセットされる。 - 特許庁

The clock input terminal CK of each of the D flip-flops FP1 to FP3 is connected to a clock terminal 26, and a reset terminal R is also connected to a switching signal terminal 24.例文帳に追加

各ＤフリップフロップＦＰ１〜ＦＰ３のクロック入力端子ＣＫをクロック端子２６と接続すると共にリセット端子Ｒを切替信号端子２４と接続する。 - 特許庁

To provide a synchronous circuit designing method capable of shortening designing time, and avoiding iteration by conducting layout of flip-flops and a clock tree with priority.例文帳に追加

フリップフロップ及びクロックツリーのレイアウトを優先して行うことにより、設計時間を短縮するとともに、イタレーションを回避することができる同期回路設計方法を提供する。 - 特許庁

To increase the degree of freedom of correction by replacing wiring between asynchronous flip flops at the time of executing the layout correction of only a wiring layer in a semiconductor integrated circuit.例文帳に追加

半導体集積回路において、配線層のみのレイアウト修正を行う際に、非同期のフリップフロップ間での置き換えを可能とし、修正の自由度を高める。 - 特許庁

Meanwhile, when the power supply voltage of the microcomputer is lower than the predetermined value, noise removal that uses the Schmitt trigger circuit 2 and flip-flops 8 and 9 is performed.例文帳に追加

一方、マイクロコンピュータの電源電圧が予め定められた値よりも低い場合は、シュミットトリガ回路２およびフリップフロップ８，９を用いたノイズ除去を行なう。 - 特許庁

A first circuit group includes a plurality of scan flip-flops (F12 and F14) belonging to a first clock domain, and includes a first data path (102) which measures signal transfer delay.例文帳に追加

第１回路群は、第１のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１２、Ｆ１４）を備え、信号の伝達遅延を測定する第１データパス（１０２）を含む。 - 特許庁

A clock generation part 6 comprises a PLL 204; flip-flops 205, 206, 207, 208, an AND gate 209, OR gates 210, 211, and an inverter 212.例文帳に追加

クロック生成部６は、ＰＬＬ２０４、フリップフロップ２０５、２０６、２０７および２０８、ＡＮＤゲート２０９、ＯＲゲート２１０および２１１、ならびにインバータ２１２を備える。 - 特許庁

The output ends of the RS flip-flops 17 and 19 are connected to the input end of an OR circuit 20, and the output end of the OR circuit 20 is connected to an AND circuit 22.例文帳に追加

ＲＳフリップフロップ１７，１９の出力端はＯＲ回路２０の入力端に接続され、ＯＲ回路２０の出力端はＡＮＤ回路２２に接続されている。 - 特許庁

The flip-flops in the plurality of memory cells are serially connected to configure a daisy chain, and the configuration data CONF is loaded through the daisy chain.例文帳に追加

複数のメモリセルのフリップフロップは、デイジーチェインを構成するように直列に接続され、コンフィギュレーションデータＣＯＮＦが、当該デイジーチェインを経由してロード可能に構成されている。 - 特許庁

To largely shorten a delay optimization processing time regarding a delay optimizing method of a semiconductor integrated circuit optimizing delay of passes among flip-flops so that passes among flip-flops in the semiconductor integrated circuit designed with a scan pass method do not violate hold in both of a normal motion mode and a test operation mode.例文帳に追加

スキャンパス方式で設計した半導体集積回路内のフリップフロップ間のパスが通常動作モードおよびテスト動作モードの両モードにおいてホールド違反とならないようにフリップフロップ間のパスの遅延を最適化する半導体集積回路の遅延最適化方法に関し、遅延最適化処理時間の大幅な短縮化を図ることができるようにする。 - 特許庁

A model generation unit 34 generates a verification model described with two stages of flip-flops connected to an input end, one stage of flip-flops connected to an output end and an unknown circuit representing the remaining circuit, for each of the plurality of block circuit data, whose circuit behavior has been verified as normal.例文帳に追加

モデル生成部３４によって、回路動作が正常であることが検証された複数のブロック回路データの各々について、入力端に接続されている２段分のフリップフロップと、出力端に接続されている１段分のフリップフロップと、残りの回路部分を表わす不明回路部とを用いて記述された検証用モデルを生成する。 - 特許庁

This method for adjusting a timing in a semiconductor integrated circuit comprise a process for retrieving a part where it is possible to facilitate countermeasures to a hold error to be generated between flop flops and a hold error countermeasures part retrieving process for preventing any hold error to be generated between flop flops by applying a delay value for the hold error value to the optimal hold error countermeasures part.例文帳に追加

半導体集積回路におけるタイミング調整方法であって、フリップフロップ間に発生しているホールドエラー対策が適用可能な箇所を検索する工程と、最適なホールドエラー対策箇所に対してホールドエラー値分のディレイ値を与えて、フリップフロップ間に発生しているホールドエラーを解消するホールドエラー対策箇所検索工程とを含む。 - 特許庁

A semiconductor integrated circuit device 1 comprises a plurality of flip-flops 10, at least one data transfer sensing circuit 20 connected to at least one of the plurality of flip-flops 10, and a clock control circuit 50 for turning on/off the supply of a clock signal CLK to the whole plurality of flip-flop 10 in response to a control signal CTRL.例文帳に追加

半導体集積回路装置１は、複数のフリップフロップ１０と、複数のフリップフロップ１０のうち少なくとも１つに接続された少なくとも１つのデータ転送感知回路２０と、制御信号ＣＴＲＬに応答して複数のフリップフロップ１０全体へのクロック信号ＣＬＫの供給をＯＮ・ＯＦＦするクロック制御回路５０とを備える。 - 特許庁

A combination circuit operation rate computing section 7 computes an operating rate of an output signal of each flip-flop to which the measurement circuit is not added yet from the measurement values of a plurality of measurement circuits added to other flip-flops, and computes an average operation rate of the output signal of the cells in the combination circuit based on the operation rate of the output signal of all flip-flops.例文帳に追加

組合せ回路動作率算出部７は、計測回路が追加されていないフリップフロップそれぞれの出力信号の動作率を、他のフリップフロップに追加された複数の計測回路の計測値から計算し、全てのフリップフロップの出力信号の動作率に基づいて組合せ回路内のセルの出力信号の平均動作率を計算する。 - 特許庁

An output C126 from a 126th stage of a flip-flop 31-124 of a shift register 30 having 128 stages of flip-flops 31 is supplied to the start signal output circuit 40.例文帳に追加

１２８段のフリップフロップ３１を有するシフトレジスタ３０の１２６段目のフリップフロップ３１−１２６からの出力Ｃ１２６がスタート信号出力回路４０に供給される。 - 特許庁

A motor control device includes a digital filter that is composed of a plurality stages of D flip-flops, determines the output in response to the number of H levels of outputs from each D flip-flop, and can remove noise.例文帳に追加

複数段のDフリップフロップから構成されており、各Dフリップフロップの出力のHレベルの数に応じて出力を決定しノイズを除去することができるデジタルフィルタを備える。 - 特許庁

Each time the enable signal EN falls to the low level, logical levels of buffers 15 and 16 and flip-flops F3 and F4 are switched alternately between a low-level fixed state and a high-level fixed state.例文帳に追加

イネーブル信号ＥＮがローレベルに変化するたびにバッファ１５，１６及びフリップフロップＦ３，Ｆ４の論理レベルはローレベル固定状態とハイレベル固定状態とに交互に切り替えられる。 - 特許庁

In normal operation, a shift mode signal SM is set to "0", and a signal given to the "0" input end of selectors 10-12, namely the output of a logic section 80, is transmitted to flip flops 30-31.例文帳に追加

通常動作ではシフトモード信号ＳＭを“０”とし、セレクタ１０〜１２の“０”入力端に与えられる信号、すなわちロジック部８０の出力がフリップフロップ３０〜３１に伝達される。 - 特許庁

A register 80 is provided with eight flip-flops each holding 4-bit data synchronously with a clock to divide a 32-bit multiplication result into eight 4-bit data successively from the uppermost bit and store the eight 4-bit data.例文帳に追加

レジスタ８０は、４ビットのデータをクロックに同期して保持するフリップフロップを８つ備え、３２ビットの乗算結果を最上位ビットから順に４ビットずつ分けて保持する。 - 特許庁

In the filter circuit 10, control gates And 13, 14 interposed on the input side of flip-flops FF 11, 12 of a shift register are controlled by a selector Sel based on the communication speed of serial data.例文帳に追加

フィルタ回路１０では、シフトレジスタのフリップフロップＦＦ１１，１２の入力側に介在する制御ゲートＡnd１３，１４をシリアルデータの通信速度に基づいてセレクタＳelにより制御する。 - 特許庁

Between the adjoining flip-flops, the exclusive OR operations of the combinational logic circuit outputs are found by exclusive OR gates 181-183, and their results are fetched from the LSI and displayed.例文帳に追加

隣接フリップフロップ間では、その組合せ論理回路出力が排他的論理和ゲート１８１〜１８３により排他的論理和され、結果をＬＳＩ外部に取出して表示する。 - 特許庁

To solve the problems wherein area increases, when the number of flip-flops used for scan tests for increasing the fault detection rate of a semiconductor device is increased and power consumption increases, and a mask circuit used for a gated clock is bypassed in tests so that tests are not conducted and the fault detection rate is decreased.例文帳に追加

半導体装置の故障検出率を上げるためにスキャン試験に用いるフリップフロップの数を増すと面積が増し、消費電力が増加している。 - 特許庁

D flip-flops 130 and 131 synchronize a stop signal STOP with a rising edge and a falling edge of the second intermediate clock CLK_M2 to generate a mask signal MASK.例文帳に追加

Ｄフリップフロップ１３０、１３１は、停止信号ＳＴＯＰを第２の中間クロックＣＬＫ＿Ｍ２の立ち上がりエッジ及び立ち下がりエッジに同期させてマスク信号ＭＡＳＫを生成する。 - 特許庁

When a scan enable signal SE is '1', NMOS gates 22 and 26 are turned into a conductive state, and the output signals of the scan flip flops 11 and 12 are propagated to each wiring 15a and 16a.例文帳に追加

スキャンイネーブル信号ＳＥが「１」のときＮＭＯＳゲート２２，２６は導通状態になり、配線１５ａ，１６ａにそれぞれスキャンフリップフロップ１１，１２の出力信号が伝搬する。 - 特許庁

A measurement circuit addition section 4 generates a logic circuit for simulation operation by adding a measurement circuit to a given number of flip-flops from the higher side of the electric power effect degree to a logic circuit.例文帳に追加

計測回路追加部４は、論理回路に対して、電力影響度が高い方から所定数のフリップフロップに対して計測回路を追加し模擬動作用論理回路を生成する。 - 特許庁

The delay means each includes a clock oscillator and flip-flops which received a clock and delays the signal, and varies the clock frequency of the clock oscillator to vary the delay time.例文帳に追加

前記遅延手段は、クロック発振器と、クロックを入力してもらって信号を遅延させるフリップフロップとを含み、クロック発振器のクロック周波数を変更して遅延時間を変化させる。 - 特許庁

To solve the various problems by removing extra components appearing on the outputs of two flip flops due to the delay time until output signals of both are cleared.例文帳に追加

２つのフリップ・フロップの出力信号がクリアされるまでの遅延時間によって両出力に現れる余分な成分を取り除き、それによって生じる種々の問題を解決すること。 - 特許庁

Inverters, in which storage transistors (nMOS transistors) are composed of transistors which can control threshold values by charging electric charges to a side spacer, are cross-connected to constitute flip-flops.例文帳に追加

記憶トランジスタ（ｎＭＯＳトランジスタ）をサイドスペーサに電荷を注入することによりしきい値を制御可能なトランジスタで構成したインバータをクロス接続してフリップフロップを構成する。 - 特許庁

First layers being gate electrode layers 21a, 21b, second layers being drain-to-drain connecting layers 31a, 31b and third layers being drain-to- gate connecting layers 41a, 41b form a conductive layer for flip flops.例文帳に追加

第１層であるゲート電極層２１ａ、２１ｂと、第２層であるドレイン−ドレイン接続層と、第３層であるドレイン−ゲート接続層と、がフリップフロップ用の導電層となる。 - 特許庁

In addition, the delay of the clock tree to be given can be virtually estimated by referring to a table based on the number of flip-flops (FF) and the number of gates before arranging the cells.例文帳に追加

また、与えるクロックツリーの遅延に関しては、セル配置前にフリップフロップ（ＦＦ）の個数、ゲート数などを元にしたテーブルを参照させることにより仮想的に見積もることが可能である。 - 特許庁

In the second operation section 40, a logical operation unit 402 operates inputted values YA, YB held in flip- flops 406, 408 together with the carry bit from the first operation section 30.例文帳に追加

第２の論理演算部では論理演算ユニット４０２によりフリップフロップ４０６，４０８に保持した入力値ＹＡ，ＹＢを第１の演算部３０からのキャリービットとともに演算する。 - 特許庁

Flip-flops 105-1, ..., hold respectively input signals A_0, A_1, A_2 with timing delayed from CLK_REF, B_2 just by Delay1 as a trigger, thereby obtaining "1110" as a data sequence [C_0:C_3].例文帳に追加

各フリップフロップ１０５−１、…は、ＣＬＫ_REF、Ｂ_2からＤｅｌａｙ_1だけ遅延したタイミングをトリガにして入力信号Ａ_0、Ａ_1、Ａ_2をそれぞれ保持し、データ系列［Ｃ_0：Ｃ_3］として“１１１０”を得る。 - 特許庁

As the reset signal is generated, the D type flip-flops 101 and 102 are reset and when the Q terminal outputs both vary to the low level, the RS flip-flop outputs a high-level set signal.例文帳に追加

リセット信号の発生に伴いＤ型フリップフロップ１０１、１０２がリセットされＱ端子出力が共にローレベルに変化すると、ＲＳフリップフロップはハイレベルのセット信号を出力する。 - 特許庁

Each pixel value (white or black) of 3 pixels ×3 pixels matrix is inputted into a determination circuit 61 from flip-flops 51a-53c, and it is determined whether the isolated white pixel is present.例文帳に追加

３画素×３画素のマトリクスの各画素値（白または黒）をフリップフロップ５１ａ〜５３ｃから判定回路６１へ入力し、孤立した白画素が存在するか否かを判定する。 - 特許庁

To provide a high quality semiconductor integrated circuit by preventing test omission by executing a high speed test among all flip-flops in the semiconductor integrated circuit.例文帳に追加

本発明の課題は、半導体集積回路において全てのフリップフロップ間の高速テストを実施し、テスト漏れを防ぐことにより高品質の半導体集積回路を提供することにある。 - 特許庁

Since the function of two D latches 110 is structurally same as that of the D flip flop 120, higher speed operation becomes possible than in the case with the same number of D flip flops 120 adopted.例文帳に追加

Ｄラッチ１１０は、構造的に２個でＤフリップフロップ１２０と同じ機能であるので、同数のＤフリップフロップ１２０を採用した場合よりも高速な動作が可能になる。 - 特許庁

The latching flip-flops 204A, 204B generate latch signals SL1, SL2, using latching clock signals RC1, RC2 whose signal states change in a common cycle.例文帳に追加

ラッチ用フリップフロップ２０４Ａ、２０４Ｂは、互いに共通の周期で信号状態が変化するラッチ用クロック信号ＲＣ１、ＲＣ２を用いて、ラッチ信号ＳＬ１、ＳＬ２を生成する。 - 特許庁