「MOS structure」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

To realize a semiconductor light emitting device well matching with the conventional Si-MOS transistor structure, using a Si based material containing an additive of fine light emitting element such as Er, make the device utilizable for light interconnections and solve the problem of the signal propagation delay ascribed to wirings in an LSI.例文帳に追加

半導体発光装置に関し、Ｅｒ元素などの微細発光要素を添加したＳｉ系材料を用い、従来のＳｉ−ＭＯＳトランジスタ構造と整合性が良好な半導体発光装置を実現し、光インターコネクトに利用可能であるようにし、ＬＳＩに於ける配線に起因する信号伝播遅延の問題を解消しようとする。 - 特許庁

The semiconductor device has MOS structure composed of a silicon (Si) substrate 1, the gate insulating film 3 provided on the silicon substrate 1, and a gate electrode film 3 provided on the gate insulating film 3 and the gate electrode film 3 consists principally of at least one kind of element among rhodium (Rh), ruthenium (Ru), iridium (Ir), osmium (Os), and platinum (Pt).例文帳に追加

シリコン（Ｓｉ）基板と、前記シリコン基板上に設けられたゲート絶縁膜、前記ゲート絶縁膜上に設けられたゲート電極膜からなるＭＯＳ構造の半導体装置において、前記ゲート電極膜が少なくともロジウム(Rh)、ルテニウム(Ru)、イリジウム(Ir)、オスミウム(Os)あるいは白金(Pt)のうちの少なくとも一種類の元素を主構成元素とする。 - 特許庁

In a method of manufacturing a semiconductor device, when forming source and drain regions of a MOS transistor having LDD structure, after forming a gate electrode 103 on a p-type silicon substrate 101 via a gate insulation film 102, ion injection is performed with the gate electrode 103 and the like being an ion injection mask, and an n-type low concentration impurity region 106 is formed by thermal treatment.例文帳に追加

ＬＤＤ構造を有するＭＯＳトランジスタのソース・ドレイン領域の形成において、Ｐ型シリコン基板１０１上にゲート絶縁膜１０２を介して、ゲート電極１０３を形成後、ゲート電極１０３等をイオン注入マスクとして、イオン注入を行い、さらに熱処理によって、ｎ−低濃度不純物領域１０６を形成する。 - 特許庁

When forming the MOS transistor in the LDD structure including gate sidewalls 14 at both ends of a gate electrode 12 and a salicide layer 16 on the source/drain region, thickness of the gate side walls when forming a deep diffusion layer 13b of the source/drain region is made different from thickness of the gate side walls, when forming the salicide layer 16 on the source/drain region.例文帳に追加

ゲート電極１２の両端のゲート側壁１４およびソース・ドレイン領域上のサリサイド層１６を有するＬＤＤ構造のＭＯＳトランジスタを形成する際、ソース・ドレイン領域の深い拡散層１３ｂを形成する際のゲート側壁の厚さと、ソース・ドレイン領域上にサリサイド層１６を形成する際のゲート側壁の厚さを異ならせる。 - 特許庁

In the formation of source-drain region of a MOS transistor with LDD structure, after forming a gate electrode 103 via a gate insulating film 102 on a p-type silicon substrate 101, ion implantation is performed using the gate electrode 103 or the like as an ion implantation mask, furthermore, an n-low concentration impurity region 106 is formed by heat treatment.例文帳に追加

ＬＤＤ構造を有するＭＯＳトランジスタのソース・ドレイン領域の形成において、Ｐ型シリコン基板１０１上にゲート絶縁膜１０２を介して、ゲート電極１０３を形成後、ゲート電極１０３等をイオン注入マスクとして、イオン注入を行い、さらに熱処理によって、ｎ−低濃度不純物領域１０６を形成する。 - 特許庁

The MOS field effect transistor having electric field relaxation layers 107A and 107B and a punch-through stopper layer 108 in gate-overlap structure symmetrically with the gate electrode 103 is provided with a P-type layer 110 of an opposite conductivity type from the N-type punch-through stopper layer 108 on a surface of the punch-through stopper layer 108 to have no rise in threshold voltage.例文帳に追加

ゲート電極１０３と対称的にゲートオーバーラップ構造の電界緩和層１０７Ａ、１０７Ｂとパンチスルーストッパー層１０８を有するＭＯＳ電界効果トランジスタにおいて、Ｎ型パンチスルーストッパー層１０８の表面に、このパンチスルーストッパー層１０８とは反対導電型のＰ型層１１０を設け、しきい値電圧が上昇しないようにしたもの。 - 特許庁

To provide a MOS transistor having an intermediate breakdown voltage structure including a large drain breakdown voltage, small capacitance between a source-drain region and a gate electrode and a high junction breakdown voltage of a channel stop and the source-drain region formed under a field oxide film and capable of controlling the drain breakdown voltage by a simple process.例文帳に追加

ドレイン耐圧が大きく、・ドレイン・ソース領域とゲート電極間の容量が小さく、・フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる中耐圧構造を有するＭＯＳ型トランジスタを簡単なプロセスにより提供することを目的とする。 - 特許庁

The method for manufacturing semiconductor device comprises the steps of adhering a silicon wafer 10 to a supporting substrate 8 through an oxide film 20, forming a drain layer 11 by grinding the wafer 10, forming a buffer layer 12 and a high resistance layer 13 on the layer 11 by an epitaxial growth, and forming a MOS gate structure on the surface of the layer 13.例文帳に追加

シリコンウェハ１０を支持基板８と酸化膜２０を介して接着する工程と、上記シリコンウェハ１０を研削してドレイン層１１を形成する工程と、ドレイン層１１の上にバッファ層１２及び高抵抗層１３をエピタキシャル成長で形成する工程と、高抵抗層１３の表面にＭＯＳゲート構造を形成する工程とを具備する。 - 特許庁

In the method of manufacturing the semiconductor device 100 including a vertical MOS transistor 50 of a trench gate structure, at least impurities are implanted into an implantation region corresponding to n wells 21 forming a channel at not less than a critical implantation quantity in which the implantation region can become a complete amorphous state, thereby forming an amorphous region 20 in a complete amorphous state.例文帳に追加

トレンチゲート構造の縦型ＭＯＳトランジスタ５０を含む半導体装置１００の製造方法であって、チャネルが構成されるＮウェル２１に対応する注入領域に、少なくとも不純物を、注入領域が完全に非晶質状態となる臨界注入量以上にイオン注入して、完全に非晶質化された非晶質領域２０を形成する。 - 特許庁

To provide a method for manufacturing a MOS-type field effect transistor for greatly improving the mobility of the electrons and positive holes of an nMOS and a pMOS and increasing speed and reducing power consumption by giving a larger tensile strain than that of a conventional structure laterally to a strain Si channel without increasing the Ge composition of a relaxation SiGe layer.例文帳に追加

緩和ＳｉＧｅ層のＧｅ組成を増大させることなく、歪みＳｉチャネルに、横方向に、従来構造よりも大きな引張り歪みを与えることにより、ｎＭＯＳ、ｐＭＯＳの電子、正孔の移動度を大きく向上させることができ、高速化及び低消費電力化を実現するＭＯＳ型電界効果トランジスタの製造方法を提供することを課題とする。 - 特許庁

When MOS structure is formed on (0001) face of hexagonal silicon carbide single crystal, after the crystal surface is oxidized under a given temperature in an oxygen atmosphere, the oxygen atmosphere of oxidation temperature, 1150±50°C which is obtained in a state of low ratio of oxygen to hydrogen being 0.1 to 1 by hydrogen injection anneals a single crystal formed by oxide film.例文帳に追加

六方晶炭化ケイ素単結晶の（０００１）面にＭＯＳ構造を作製する際に、酸素雰囲気中において所定の温度で結晶表面を酸化した後、水素を注入して酸素と水素の流量比が（０．１対１）の状態で得られる酸化温度１１５０±５０℃の酸化雰囲気を用いて、酸化膜が形成された単結晶を焼鈍する方法。 - 特許庁

In the semiconductor device with a trench isolation structure, at least one well region and an MOS transistor are formed in the high power supply voltage circuit section, majority carrier capturing regions 401, 402 and minority carrier capturing regions 403, 404 for preventing latchup are provided in the vicinity of the end of the well region, and the potentials are set, respectively, at a level suitable for carrier suction.例文帳に追加

トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部近傍にラッチアップを防止するための多数キャリア捕獲領域および少数キャリア捕獲領域を有しそれぞれの電位をキャリア吸い込みに適した電位に固定されている。 - 特許庁

The semiconductor device having a trench isolation structure is constituted by forming at least one well region and an MOS type transistor at the high power supply voltage circuit part, and a carrier capturing region composed of a silicon region whose crystallinity is broken by argon ion implantation of high energy or the like and a region into which heavy metal such as gold is implanted is formed and disposed at an end of a well region so as to prevent a latch-up.例文帳に追加

トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部にラッチアップを防止するために高エネルギーのアルゴンイオン注入などにより結晶性を破壊されたシリコン領域や、金などの重金属を注入した領域からなるキャリア捕獲領域を形成し、配置する。 - 特許庁

A nonvolatile semiconductor memory cell 20 corresponding to input address information has a variable resistive element 14 comprising materials having a perovskite type crystal structure, in which resistance values between electrodes change reversibly by voltage values impressed between a pair of electrodes, and the resistance values are sustained after impression of the voltage; and a MOS transistor in which the variable resistive element 14 and a drain area 13 which is a driving area are connected.例文帳に追加

入力アドレス情報に対応した不揮発性半導体メモリセル２０は、一対の電極間に印加される電圧値によって、電極間の抵抗値が可逆的に変化し、電圧印加後も抵抗値を保持するペロブスカイト型結晶構造を有する材料から成る可変抵抗素子１４と、その可変抵抗素子１４と駆動領域であるドレイン領域１３とが接続されたＭＯＳトランジスタとを有する。 - 特許庁