「MOS structure」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

MOS TRANSISTOR STRUCTURE WITH PEDESTAL FOR ESD PROTECTION AND METHOD OF MANUFACTURING THE SAME例文帳に追加

ＥＳＤ保護のためのペデスタルを有するＭＯＳトランジスタ構造及びその製造方法 - 特許庁

To provide an MOS type solid state imaging device having a structure capable of enlarging a dynamic range.例文帳に追加

ダイナミックレンジを拡大できる構造を持ったＭＯＳ型固体撮像装置を提供する。 - 特許庁

MOS FIELD EFFECT TRANSISTOR OF SOI STRUCTURE, MANUFACTURING METHOD THEREFOR, AND ELECTRONIC APPLIANCE例文帳に追加

ＳＯＩ構造のＭＯＳ電界効果トランジスタおよびその製造方法ならびに電子機器 - 特許庁

Size and shape of the structure are set so as to balance carrier mobilities between the p-channel MOS transistor and the n-channel MOS transistor.例文帳に追加

その際、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのキャリア移動度が平衡するように、前記構造の寸法・形状を設定する。 - 特許庁

To improve the characteristics of a gate oxide film formed on the inner wall of a trench in a MOS gate power device having a trench MOS gate structure.例文帳に追加

トレンチＭＯＳゲート構造を有するＭＯＳゲートパワーデバイスなどにおいて、トレンチ内壁に形成するゲート酸化膜の特性を向上させる。 - 特許庁

To provide novel gate, CMOS structure and MOS structure exhibiting excellent low resistivity and controllability.例文帳に追加

低抵抗性および制御性などに優れた新しいゲートならびにＣＭＯＳ構造およびＭＯＳ構造を提供する。 - 特許庁

A junction forming region which comes into contact with a drain region and forms a PN junction therewith is formed between the drain region of a MOS structure and an element isolating region surrounding the MOS structure.例文帳に追加

ＭＯＳ構造のドレイン領域とＭＯＳ構造を囲む素子分離領域との間にドレイン領域に接してこれとＰＮ接合を形成する接合形成領域を形成する。 - 特許庁

In CMOS structure, the n-type double gate MOS transistor structure and p-type double gate MOS transistor structure made of a pair are constituted by bringing each drain area into contact with one island-like semiconductor crystal layer.例文帳に追加

ＣＭＯＳ構造では、対をなすＮ形二重ゲートＭＯＳトランジスタ構造およびＰ形二重ゲートＭＯＳトランジスタ構造が一つの島状半導体結晶層にそれぞれのドレイン領域を接して構成されている。 - 特許庁

A semiconductor device is constiututed in a structure that a salicide N-MOS transistor 110 isolated from other MOS transistor in a first diffused region is provided on a semiconductor substrate 100.例文帳に追加

半導体基板１００上には第１の拡散領域で他のＭＯＳトランジスタと素子分離されたサリサイドＮ型ＭＯＳトランジスタ１１０が設けられる。 - 特許庁

The semiconductor device 100 includes the PoP structure in which a packaged High-side MOS 32 and a packaged Low-side MOS 28 are sequentially stacked on a circuit board 2.例文帳に追加

半導体装置１００は、パッケージ化されたHigh-side MOS３２とパッケージ化されたLow-side MOS２８が回路基板２上に順に積層されているＰｏＰ構造を備えている。 - 特許庁

An MOS structure is formed of the LDD region and the metal electrodes, and when the transistor is turned on, the MOS is also turned on and the resistance of LDD is reduced.例文帳に追加

ＬＤＤ領域と金属電極とでＭＯＳ構造が形成され、トランジスタがＯＮになると、ＭＯＳもＯＮになりＬＤＤの抵抗が下がる。 - 特許庁

A second MOS transistor pair includes third and fourth MOS transistors, has a similar structure to the first MOS transistor pair, and has an H-shaped gate electrode structure in which each end of four gate electrodes is connected by a connection conductor.例文帳に追加

第２のＭＯＳトランジスタ対は、第３及び第４のＭＯＳトランジスタを備え、第１のＭＯＳトランジスタ対と同様の構成を有し、４本のゲート電極の各一端を接続導体により接続してなるＨ字形状のゲート電極構造を有する。 - 特許庁

A conductive film 16 to be one electrode of a MOS structure is arranged on the element region.例文帳に追加

素子領域上には、ＭＯＳ構造の一方の電極となる導電膜が配置される。 - 特許庁

To allow manufacturing of a hybrid substrate, especially manufacturing of C-MOS structure to be simplified.例文帳に追加

ハイブリッド基板の製造、特にＣ−ＭＯＳ構造の製造を簡略化することを可能にする。 - 特許庁

SEMICONDUCTOR DEVICE INCLUDING MOS TRANSISTOR WITH LOCAL OXIDATION OF SILICON (LOCOS) OFFSET STRUCTURE AND MANUFACTURING METHOD THEREFOR例文帳に追加

ＬＯＣＯＳオフセット構造のＭＯＳトランジスタを含む半導体装置およびその製造方法 - 特許庁

To reduce gate-drain capacitance of a vertical power MOS transistor having trench gate structure.例文帳に追加

トレンチゲート構造を有する縦型パワーＭＯＳトランジスタのゲート・ドレイン間容量の低減を図る。 - 特許庁

To provide a metal-oxide-semiconductor (MOS) device having a reinforced shielding structure.例文帳に追加

強化された遮蔽構造を備えた金属酸化膜半導体（ＭＯＳ）デバイスを提供すること。 - 特許庁

To provide a method for determining the lifetime of MOS semiconductor device of trench structure, in a short time.例文帳に追加

トレンチ構造のＭＯＳ半導体装置の寿命を短時間に判定する方法を提供する。 - 特許庁

To provide a high voltage MOS element having a semiconductor structure not affected by BTS test.例文帳に追加

ＢＴＳ試験の影響のない半導体構造を有する高電圧ＭＯＳ素子を提供する。 - 特許庁

This circuit comprises a first N-channel MOS transistor M2, first inverters M5 and M8 of CMOS structure, second inverters M7 and M9 of CMOS structure, a first P-channel MOS transistor M10, a depression type second N-channel MOS transistor M4, and a depression type third N-channel MOS transistor M7.例文帳に追加

第１のＮチャネルＭＯＳトランジスタ（Ｍ２）と、ＣＭＯＳ構成の第１のインバータ（Ｍ５，Ｍ８）と、ＣＭＯＳ構成の第２のインバータ（Ｍ７，Ｍ９）と、第１のＰチャネルＭＯＳトランジスタ（Ｍ１０）と、デプレッション型の第２のＮチャネルＭＯＳトランジスタ（Ｍ４）と、デプレッション型の第３のＮチャネルＭＯＳトランジスタ（Ｍ７）とを有する。 - 特許庁

To provide a semiconductor device of a structure, wherein a high breakdown voltage MOS transistor and a MOS transistor having a normal breakdown voltage are mixedly placed on the same semiconductor substrate, the high breakdown voltage MOS transistor ia made small and the operating time of the high-breakdown voltage MOS transistor can be shortened, and a method of manufacturing the device.例文帳に追加

高耐圧ＭＯＳトランジスタと通常の耐圧のＭＯＳトランジスタとが混載される半導体装置に関し、高耐圧トランジスタのサイズを小さくし、また、動作時間を短くすることができる半導体装置及びその製造方法の提供。 - 特許庁

To provide a semiconductor device with a pressurizing contact structure wherein no stress is applied to a channel region constituting a MOS structure.例文帳に追加

ＭＯＳ構造を構成するチャネル領域に応力が加わらない、加圧接触構造の半導体装置を提供すること。 - 特許庁

In addition, source/drain of a MOS transistor in the memory cell part are made into double diffusion layer structure 5, 6, and source/drain of the MOS transistor in the peripheral circuit part are made into triple diffusion layer structure 5, 6, 7.例文帳に追加

また、メモリセル部におけるＭＯＳトランジスタのソース／ドレインを二重拡散層構造５，６とし、周辺回路部におけるＭＯＳトランジスタのソース／ドレインを三重拡散層構造５，６，７にする。 - 特許庁

To provide a manufacturing method for improving productivity of a MOS-type semiconductor transistor having an LDD structure.例文帳に追加

ＬＤＤ構造をもつＭＯＳ型半導体トランジスタの生産性を向上させることを課題とする。 - 特許庁

The MOS field effect transistor 20 of the SOI structure has a silicon layer 14 on an insulation film 12.例文帳に追加

絶縁膜１２上にシリコン層１４を備えるＳＯＩ構造のＭＯＳ電界効果トランジスタ２０である。 - 特許庁

A bipolar transistor 20 and a MOS gate structure 30 are arranged on a semiconductor substrate 10.例文帳に追加

バイポーラトランジスタ２０およびＭＯＳ型ゲート付き構造３０が半導体基板１０上に設けられている。 - 特許庁

To provide a MOS device structure, whose gate length is smaller than 50 nm and a method of manufacturing the same.例文帳に追加

ゲート長さが５０ｎｍ以下のＭＯＳデバイス構造、およびこれらのデバイスの製造方法を提供する。 - 特許庁

To reduce the gate resistance and the gate/drain capacitance simultaneously, in an MOS transistor of multi-fingered gate structure.例文帳に追加

多フィンガーゲート構造のＭＯＳトランジスタにおいて、ゲート抵抗とゲート・ドレイン間容量を、同時に低減する。 - 特許庁

To provide the MOS transistor of a pseudo double gate structure while keeping the element separation resistance of STI element separation.例文帳に追加

STI 素子分離の素子分離耐性を保ちつつ、疑似ダブルゲート構造のＭＯＳトランジスタを実現する。 - 特許庁

Each delay unit 500 has a symmetrical differential structure consisting of a plurality of MOS FETs.例文帳に追加

それぞれの遅延ユニットは、複数のＭＯＳ ＦＥＴにより構成される対称的な差動構造を有する。 - 特許庁

To form a lateral bipolar transistor on a substrate of SOI structure using MOS process while ensuring a sufficient amplification factor.例文帳に追加

この発明はSOI構造の基板上に形成される横型バイポーラトランジスタに関し、MOSプロセスの流用により形成することができ、かつ、十分な増幅率を確保することを目的とする。 - 特許庁

To provide a manufacturing method of a semiconductor device capable of preventing deterioration in electric characteristics of a MOS transistor and capable of mounting the MOS transistor having a LDD structure.例文帳に追加

ＭＯＳトランジスタの電気的特性を劣化させることなく、ＬＤＤ構造を有するＭＯＳトランジスタの実装が可能な半導体装置の製造方法を提供する。 - 特許庁

At normal operation times, a gate intercepting MOS 4, connected between the gate of power switch element 2 and a grounding potential, is set to OFF state, whereby the MOS structure goes to ON state.例文帳に追加

正常動作時にはパワースイッチ素子２のゲートと接地電位との間に接続されたゲート遮断ＭＯＳ４はオフ状態であり、前記ＭＯＳ構造がオン状態となる。 - 特許庁

To reduce a fixed charge in an oxidized film and an interface level between the oxidized film and silicon carbide in MOS structure formed by the thermal oxidation of a semiconductor material and silicon carbide.例文帳に追加

半導体材料・炭化珪素の熱酸化で形成されるMOS構造において酸化膜中固定電荷及び酸化膜・炭化珪素間界面準位の低減を図る。 - 特許庁

To form an interface between oxide film/silicon carbide having a small flat band shift voltage when a metal-oxide film-semiconductor (MOS) structure is formed using a silicon carbide substrate.例文帳に追加

炭化珪素基板を用いて金属−酸化膜−半導体(MOS)構造を形成する際に、フラットバンドシフト電圧の小さい良好な酸化膜/炭化珪素界面を形成する。 - 特許庁

An electrostatic breakdown trigger section 20 of an MOS structure composed of a semiconductor layer 21 for MOS formation, a first insulating film 13 and a metal layer 22 for MOS formation, is formed outside of a panel area 10P on the large substrate 10.例文帳に追加

大判の基板１０上のパネル領域１０Ｐの外側に、ＭＯＳ形成用半導体層２１、第１の絶縁膜１３、ＭＯＳ形成用金属層２２からなるＭＯＳ構造である静電破壊誘発部２０が形成される。 - 特許庁

To provide a MOS transistor having an intermediate breakdown voltage structure capable of controlling a drain breakdown voltage with a high drain breakdown voltage impossible in a conventional MOS transistor having an LDD structure and forming a plurality of MOS transistors having different breakdown voltages on the same substrate without increasing masks.例文帳に追加

本発明は、従来のＬＤＤ構造を有するＭ０Ｓ型トランジスタでは不可能であったドレイン耐圧が大きく、しかもそのドレイン耐圧を制御することができ、同一基板上に違う耐圧を持つ複数のMOS型トランジスタをマスク増加なしで形成できる中耐圧構造を有するＭＯＳ型トランジスタを提供することを目的とする。 - 特許庁

To provide a manufacturing method capable of forming a MOS structure having higher mobility than a method for forming the MOS structure on an SiC substrate with the use of TEA and H_2O as raw material and Al_2O_3 film as a gate insulating film.例文帳に追加

ＴＥＡとＨ_2Ｏを原料に用いてＡｌ_2Ｏ_3膜をゲート絶縁膜としてＳｉＣ基板上に形成する方法よりも、より移動度の高いＭＯＳ構造を形成可能な製造方法を提供する。 - 特許庁

To obtain a structure which is suitably mass-produced by using EB as a standard cell structure, used for a MOS-type semiconductor integrated circuit.例文帳に追加

ＭＯＳ型半導体集積回路装置において用いられるスタンダードセル構造を、ＥＢを用いて量産するのに適した構造とすること。 - 特許庁

To protect a power MOS transistor using a transistor having a trench structure from excess current and to improve reliability.例文帳に追加

トレンチ構造のトランジスタを使用するパワーＭＯＳトランジスタを過電流から保護し、信頼性を向上させる。 - 特許庁

The transmission and reception n-channel MOS field-effect transistors are formed in a silicon-on-insulator (SOI) structure.例文帳に追加

送信と受信とのｎチャネル型ＭＯＳ電界効果トランジスタは、シリコンオンインシュレータ(ＳＯＩ)構造で形成される。 - 特許庁

This is because the MOS structure is weak against the electrostatic breakdown by the static electricity.例文帳に追加

これは、上記ＭＯＳ構造が、上記静電気による静電破壊に対して弱い構造を有しているためである。 - 特許庁

To provide a MOS transistor including a Schottky-S/D structure having small interface resistance Rc.例文帳に追加

界面抵抗Ｒｃが小さいＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を含むＭＯＳトランジスタを提供すること。 - 特許庁

A MOS gate structure is formed at the topmost part of the pylon, and current is made to conduct to the pylon by it.例文帳に追加

ＭＯＳゲート構造が、パイロンの最上部に形成され、パイロンに電流を導通させるようになっている。 - 特許庁

A MOS gate structure is formed on the front surface of an FZ wafer 10, and then the back surface of the FZ wafer 10 is ground.例文帳に追加

ＦＺウェハのおもて面に、ＭＯＳゲート構造を形成した後に、ＦＺウェハ１０の裏面を研削する。 - 特許庁