「MOS structure」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

When a voltage Vsub1 is applied to a substrate 20, holes are induced around the joint surface with respect to a body 26 and an insulation layer 22, so that an electrically induced body(ETB)-MOS transistor structure is formed.例文帳に追加

基板２０に電圧Ｖ_sub1が印加されると、ボディ２６の絶縁層２２に対する接合面付近にホールが誘起されたＥＩＢ−ＭＯＳトランジスタ構造となる。 - 特許庁

The method comprises forming a plurality of first trenches for forming the trench MOS devices in an active region, and a second trench for forming the termination structure.例文帳に追加

活性領域にトレンチ金属酸化膜半導体素子を形成するための複数の第１のトレンチ及び終端構造を形成するための第２のトレンチを形成する。 - 特許庁

To provide a semiconductor device having a vertical double diffusion MOS transistor in a trench gate structure, and to provide a manufacturing method of the semiconductor device capable of simplifying a manufacturing process.例文帳に追加

製造工程を簡素化することができる、トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置およびその製造方法を提供すること。 - 特許庁

To improve the simulation precision of a high breakdown voltage MOS transistor having a single-sided LDD structure by replicating the attenuation of the transconductance gm and the source-drain conductance gds.例文帳に追加

トランスコンダクタンスｇｍ及びソースドレインコンダクタンスｇｄｓの減衰を再現し、片側ＬＤＤ構造を有する高耐圧ＭＯＳトランジスタのシミュレーション精度を向上する。 - 特許庁

The contact hole which is formed in an interlayer insulating film 36 covering a MOS type transistor and a trench isolation structure 41 extends to a part of the source/drain region 34 and a part of the trench isolation structure 41 of the MOS type transistor, and an electrode plug 49 for contact which is in contact with the source/drain region 34 is formed in an aperture part of the contact hole.例文帳に追加

ＭＯＳ型トランジスタおよびトレンチ分離構造４１を覆う層間絶縁膜３６中に形成されたコンタクトホールが、ＭＯＳ型トランジスタのソース・ドレイン領域３４の一部およびトレンチ分離構造４１の一部に達し、その開口部内にソース・ドレイン領域３４に接触するコンタクト用電極プラグ４９が形成されている。 - 特許庁

This driving circuit is provided with a semiconductor switching element having C-MOS (complementary metal-oxide semiconductor) structure which receives the feeding of power from a picture signal wiring and which samples the potential of a picture signal and capacitances provided among respective gate electrodes of the P-channel transistor and the N-channel transistor of the semiconductor switching element having the C-MOS structure and the picture signal wiring.例文帳に追加

画像信号配線からの給電を受け、画像信号の電位をサンプリングするＣ—ＭＯＳ構成の半導体スイッチング素子と、前記Ｃ−ＭＯＳ構成の半導体スイッチング素子のＰチャネルトランジスタおよびＮチャネルトランジスタのそれぞれのゲート電極と前記画像信号配線との間に設けられた容量とを備えたことを特徴とする駆動回路。 - 特許庁

To provide a semiconductor device with a MOS structure capable of solving problems such as fermi-level pinning, gate electrode depletion, and diffusion phenomena; and capable of appropriately adjusting (controlling) a threshold voltage by using a material suitable for respective gate electrodes of the MOS structure with different threshold voltages by a more simplified manufacturing process.例文帳に追加

本発明は、フェルミレベルピニング、ゲート電極空乏化、拡散現象等の各問題を解決することができ、より簡略化した製造プロセスにより、閾値電圧が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値電圧を適切に調整（制御）することができる、ＭＯＳ構造を有する半導体装置を提供する。 - 特許庁

The transconductor tuning circuit is provided with first and second MOS transistors respectively connecting their source terminals to a power supply voltage and mutually connecting their gate terminals and their drain terminal to be an MOS diode structure, and a first error amplifier respectively connecting the gate terminals of the first MOS transistor and the second MOS transistor with its input terminals for outputting its output signal as a bias signal for controlling tuning of the transconductor.例文帳に追加

本発明のトランスコンダクタのチューニング回路は、電源電圧にソース端子がそれぞれ接続され、そのゲート端子とそのドレイン端子が、それぞれＭＯＳダイオード構造となるように相互に接続された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのゲート端子がそれぞれ入力端子と接続されており、その出力信号をトランスコンダクタのチューニング制御用バイアス信号として出力する第１エラーアンプを備える。 - 特許庁

To set a threshold voltage of each transistor to a suitable value and to suppress a decrease in mobility due to an oxygen deficit in a gate insulating film although a common gate insulating film structure and gate electrode material are used for an n-type MOS transistor and a p-type MOS transistor.例文帳に追加

ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタにおいて共通のゲート絶縁膜構造及びゲート電極材料を用いながら、各々のトランジスタのしきい値電圧を適正な値へ設定し、且つゲート絶縁膜における酸素欠損に伴う移動度の低下を抑制する。 - 特許庁

In the N-type MOS transistor for ESD protection having the shallow trench isolation structure for element isolation, a P-type impurity region having a higher concentration than any other region is disposed in proximity to the shallow trench isolation region of a channel region of the N-type MOS transistor for ESD protection.例文帳に追加

素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域のシャロートレンチ分離領域に近接する部分には、他のチャネル領域より高濃度のＰ型の不純物領域を配置した。 - 特許庁

To provide a method for oxidizing the surface of a silicon carbide single crystal in a water vapor atmosphere especially exceeding 1200°C for a method for preparing the semiconductor device of metal, an oxide film, and a semiconductor structure (MOS structure) with the silicon carbide single crystal as a substrate.例文帳に追加

炭化ケイ素単結晶を基板として、金属／酸化膜／半導体構造（ＭＯＳ構造）の半導体素子を作製する方法に関し、特に1200℃を越える水蒸気雰囲気中で炭化ケイ素単結晶表面を酸化する方法。 - 特許庁

The semiconductor device with the MOS structure includes a PMOS transistor QP having a structure in which a gate insulation film 5, a first metal layer 64, a second metal layer 65, and a polycrystalline polysilicon layer 63 are formed in this sequence.例文帳に追加

本発明に係わるＭＯＳ構造を有する半導体装置では、ＰＭＯＳトランジスタＱＰは、ゲート絶縁膜５、第１金属層６４、第２金属層６５、多結晶ポリシリコン層６３が当該順に形成された構成を有する。 - 特許庁

To provide a vertical type semiconductor device with a MOS structure that can realize low ON-resistance, suppress lowering of breakdown voltage, and improve avalanche resistance as well as inverse recovery resistance.例文帳に追加

ＭＯＳ構造の縦型半導体装置において、低オン抵抗化し、耐圧低下を抑制し、アバランシェ耐量を向上し、逆回復耐量を向上できる半導体装置を提供する。 - 特許庁

To improve a breakdown voltage of a semiconductor device having a lateral MOS transistor structure of a trench gate type configured to have an embedded layer arranged in a region separated from other elements.例文帳に追加

素子間分離された領域に埋込層を配して構成したトレンチゲートタイプの横型ＭＯＳトランジスタ構造を有する半導体装置において耐圧性に優れたものとする。 - 特許庁

The gate G_ST of the selection transistor ST is formed with a MOS structure so as to straddle the first impurity diffusion layer 104, the first body region 100, and the first impurity diffusion layer 124.例文帳に追加

第１不純物拡散層１０４、第１ボディ領域１００、第１不純物拡散層１２４に跨るように選択トランジスタSTのゲート部G_STをＭＯＳ型構造で形成する。 - 特許庁

The analog amplifier circuit 104-1 is constituted of the MOS transistor of a double gate structure and its operation point is set in an operation point where there is substantially no dependency of Ids on Vds.例文帳に追加

アナログアンプ回路１０４−１は、ダブルゲート構造のＭＯＳトランジスタで構成され、その動作点は、ＩｄｓのＶｄｓへの依存性がほぼ無くなっている動作範囲に設定されている。 - 特許庁

Formation of a vertical MOS transistor on a silicon wafer or formation of another 3 dimensional integrated circuit structure expose two faces having at least two different crystal orientations.例文帳に追加

シリコン・ウエハに垂直ＭＯＳトランジスタを形成すること、または他の３次元集積回路構造を作ることは、少なくとも２つの異なる結晶方位を有する面を露出させる。 - 特許庁

The MOS gate structure 30 is formed of the first collector region 21, the second collector region 26, the first base region 24, a gate insulating film 31 and a gate electrode 32.例文帳に追加

ＭＯＳ型ゲート付き構造３０は、第１コレクタ領域２１、第２コレクタ領域２６、第１ベース領域２４、ゲート絶縁膜３１およびゲート電極３２によって形成されている。 - 特許庁

To provide a multilayered dielectric stack having alternate layers of high-dielectric material and insertion material, which can be used in MOS transistor and an integrated circuit structure.例文帳に追加

ＭＯＳトランジスタおよび集積回路構造に用いることができる高誘電体材料および挿入材料の交互の層を有する多層誘電体スタックを提供すること。 - 特許庁

Further, the high withstand voltage system MOS transistor 31 has an LDD structure 35 having an LDD length in response to the side wall length of the thick film gate side wall insulating film 34.例文帳に追加

また、高耐圧系のＭＯＳトランジスタ３１は、厚膜ゲート側壁絶縁膜３４の側壁長に応じたＬＤＤ長を有するＬＤＤ構造３５を有して構成されている。 - 特許庁

In a MOS transistor having a salicide structure, a silicide film 9a to 9c is formed on a surface of a gate electrode 7a, a source region 4a, and a drain region 5b.例文帳に追加

サリサイド構造とするＭＯＳトランジスタに関しては、ゲート電極７ａ、ソース領域４ａ及びドレイン領域５ｂの表面にシリサイド膜９ａ〜９ｃが形成されるようにする。 - 特許庁

With this structure, the value of resistance at the base region of the parasitic transistor is reduced, a potential increase at the base region of the MOS transistor 1 is suppressed, and the operation of the parasitic transistor is inhibited.例文帳に追加

この構造により、寄生トランジスタのベース領域での抵抗値が低減し、ＭＯＳトランジスタ１のベース領域での電位上昇が抑制され、寄生トランジスタ動作が抑止される。 - 特許庁

An MOS structure is formed of polysilicon 10 and the n-type diffusion resistor 11, as a variable resistor 5 between the IN terminal and the power switch element 2 for the semiconductor device 1.例文帳に追加

また、半導体装置１のＩＮ端子とパワースイッチ素子２の間には、可変抵抗体５として、ポリシリコン１０とＮ型拡散抵抗１１とでＭＯＳ構造が形成されている。 - 特許庁

To provide a substrate structure capable of controlling the threshold voltage of a MOS transistor, without depending on the substrate concentration and readily suppressing short-channel effect caused by reducing the channel length.例文帳に追加

ＭＯＳトランジスタの閾値電圧を基板濃度に依ることなく制御でき、チャネル長が極微細化した場合のショートチャネル効果の抑制が容易となる基板構造を提供する。 - 特許庁

To provide a method of manufacturing a semiconductor device which is applicable to a MOS (metal-oxide semiconductor) structure, and in which a SiO_2 film i.e. an oxide film of a SiC material is formed on the surface of the material.例文帳に追加

高品質のＭＯＳ構造に応用可能な、ＳｉＣ材料の表面にその酸化膜であるＳｉＯ_２膜が形成されてなる半導体装置を製造する方法を提供する。 - 特許庁

By this structure, the lateral diffusion width of a P-type diffusion layer 13 in the separation region 1 is suppressed, and the formation region of the separation region and the device size of the MOS transistor are reduced.例文帳に追加

この構造により、分離領域１のＰ型の拡散層１３の横方向拡散幅が抑制され、分離領域の形成領域及びＭＯＳトランジスタのデバイスサイズが低減される。 - 特許庁

The structure of an image sensor pixel in an image detecting array is based on a vertical punch-through transistor where a junction gate surrounded by a MOS gate is connected with a source while surrounding it.例文帳に追加

画像検出アレイにおける画像センサピクセルの構造は縦型パンチスルートランジスタに基づいたものであり、ＭＯＳゲートで囲まれた接合ゲートがソースを囲む状態でソースに接続される。 - 特許庁

An N-channel MOS-FET of superjunction structure having low on-resistance characteristics is used for a switching element, a control means turns on all the MOS-FETs in short-circuiting an AC power supply and a reactor, and turns off the MOS-FET connected to a positive side of the AC power supply when it is not required to short-circuit the AC power supply and the reactor.例文帳に追加

本発明の目的は、該スイッチング素子に低オン抵抗特性を有するスーパージャンクション構造のＮチャネルＭＯＳ−ＦＥＴを用い、該制御手段は交流電源とリアクトルの短絡するときには全てのＭＯＳ−ＦＥＴをオンし、交流電源とリアクトルの短絡が不要なときは交流電源の正側に接続されたＭＯＳ−ＦＥＴをオフするように制御することにより達成される。 - 特許庁

An SOI structure is formed in a part of a semiconductor substrate wherein a fuse element 510 for laser trimming, a pattern 610 for positioning laser trimming, a full depletion high rate MOS transistor 210, and a pleader resistor 410 comprising a plurality of resistors are formed in the SOI structure while a high breakdown strength MOS transistor and an ESD protective element 31 are formed in the semiconductor substrate.例文帳に追加

半導体基板の一部にＳＯＩ構造が形成され、ＳＯＩ構造中に、レーザトリミング用ヒューズ素子５１０と、レーザトリミング位置決め用パターン６１０と、完全空乏型の高速ＭＯＳトランジスタ２１０と、複数の抵抗体によって形成されたプリーダー抵抗４１０とが形成され、半導体基板中に、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子３１とが形成される。 - 特許庁

Thus, an RC circuit is comprised of parasitic capacity C_10 that is generated due to MOS structure formed of the conductor 15, the insulation film 14 and the resistor 13, resistance R of the resistor 13, and parasitic capacity C_1 that is generated due to MOS structure formed of the resistor 13, the insulation film 12 and the p-type semiconductor substrate 10.例文帳に追加

これにより、導電体１５、絶縁膜１４および抵抗体１３により形成されるＭＯＳ構造に起因して発生する寄生容量Ｃ_１０と、抵抗体１３の抵抗Ｒと、抵抗体１３、絶縁膜１２およびｐ型半導体基板１０により形成されるＭＯＳ構造に起因して発生する寄生容量Ｃ_１とによりＲＣ回路が構成される。 - 特許庁

The manufacturing method includes the steps of forming a SIMOX structure to a substrate 10, forming a buffer layer 12, forming a high resistance layer 13, forming a MOS gate structure, and removing at least part of the rear side of the substrate.例文帳に追加

基板１０にＳＩＭＯＸ構造を形成する工程と、バッファ層１２を形成する工程と、高抵抗層１３を形成する工程と、ＭＯＳゲート構造を形成する工程と、基板裏面の少なくとも一部を除去する工程とを具備する。 - 特許庁

For the capacitor structure of an integrated circuit, a nonvolatile memory cell 10 which has embodied on embedded capacitor structure 12 includes a metal oxide semiconductor(MOS) path transistor 14 made of a source region 16 and a drain region 18 made in a substrate 20, and a gate 22.例文帳に追加

埋め込みコンデンサ構造１２を具現化した不揮発性メモリ・セル１０には、基板２０に形成されたソース領域１６及びドレイン領域１８によって形成される金属酸化物半導体（ＭＯＳ）パス・トランジスタ１４と、ゲート２２も含まれている。 - 特許庁

In the semiconductor device having an N-type MOS transistor for ESD protection with a shallow trench structure for element separation, an N-type region having sides and bottom surrounded by a P-type region contacting a drain region of the N-type MOS transistor for ESD protection, and receiving a signal from an external connection terminal, is formed.例文帳に追加

素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域に接したＰ型の領域に側面および底面を囲まれた前記外部接続端子からの信号を受けるＮ型の領域を形成した。 - 特許庁

In the semiconductor device including the N-type MOS transistor for ESD protection having the shallow trench isolation structure for element isolation, an electrode configured to receive a signal from an external connection terminal is formed on a drain region of the N-type MOS transistor for ESD protection via a thin insulating film.例文帳に追加

素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上には、薄い絶縁膜を介して前記外部接続端子からの信号を受ける電極が形成されている半導体装置とする。 - 特許庁

To provide an MOS transistor having a stable and shallow high concentration junction capable of preventing a high concentration area forming a drain/source area from being put through a contract hole due to the variations in manufacturing, which used to be impossible in an MOS type transistor having a conventional LDD structure.例文帳に追加

本発明は、従来のＬＤＤ構造を有するＭ０Ｓ型トランジスタでは不可能であった、ドレイン・ソース領域を形成する高濃度領域が製造バラツキなどによりコンタクトホールを突き抜けることのなく、安定して浅い高濃度接合を有するＭＯＳ型トランジスタを簡単なプロセスにより提供することを目的とする。 - 特許庁

In the nonvolatile semiconductor memory element of this structure by applying positive high voltage to a control gate 17, a writing operation is conducted in the MOS transistor 13 by FN tunneling; and by applying negative high voltage to the control gate 17, an erasing operation is conducted in the MOS transistor 13 by FN tunneling.例文帳に追加

上記構成の不揮発性半導体記憶素子において、制御ゲート１７への正の高電圧印加によりＭＯＳトランジスタ１３においてＦＮトンネリングで書き込み動作を行い、制御ゲートへの負の高電圧印加によりＭＯＳトランジスタ１３においてＦＮトンネリングで消去動作を行う。 - 特許庁

In a MOS transistor cell having a salicide structure, its p-channel gate terminal and n-channel gate terminal are constituted of a linear gate wiring (10) having a constant width, and it has the plurality of gate wirings (10).例文帳に追加

サリサイド構造のＭＯＳトランジスタセルは、Ｐチャネルゲート端子とＮチャネルゲート端子とが一定幅かつ直線状の一のゲート配線で構成され、当該ゲート配線（１０）を複数備えている。 - 特許庁

With this structure, a channel region is efficiently arranged to suppress occurrence of parasitic currents in the P-type diffusion layer, thereby preventing fluctuation in on-resistance value of an N-channel MOS transistor 1.例文帳に追加

この構造により、効率的にチャネル領域が配置され、Ｐ型の拡散層での寄生電流の発生が抑制され、Ｎチャネル型ＭＯＳトランジスタ１のオン抵抗値の変動が防止される。 - 特許庁

To achieve local wiring structure that can surely prevent current leakage directly below the sidewall spacer of a MOS transistor without increasing the number of processes and manufacturing costs.例文帳に追加

ＭＯＳトランジスタの側壁スペーサの直下における電流リークを確実に防止できると共に、工程数の増加ひいては製造コストの上昇を招くことなく、局所配線構造を実現する。 - 特許庁

To provide a method of manufacturing a partial SOI substrate, whereby complete depletion type MOS transistors can be formed in the SOI structure and silicide process is easy to apply.例文帳に追加

ＳＯＩ構造部分に完全空乏型ＭＯＳトランジスタを形成することができるとともに、サリサイドプロセスを容易に適用できる部分ＳＯＩ基板の製造方法を提供することを目的とする。 - 特許庁

To obtain a semiconductor device exhibiting excellent compatibility with the structure of conventional Si-MOS transistor and applicable to optical interconnect in which high emission efficiency can be attained easily and surely.例文帳に追加

高い発光効率を容易且つ確実に得ることができ、従来のＳｉ−ＭＯＳトランジスタ構造との整合性に優れ、光インターコネクト用にも利用可能であり、ＬＳＩの格段な性能向上を図る。 - 特許庁

To provide a semiconductor device including an N-type MOS transistor for ESD protection with a shallow trench isolation structure provided with a satisfactory ESD protecting function without increasing an occupation area.例文帳に追加

占有面積の大きな増加なく、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。 - 特許庁

To provide a monolithic electronic stable control IC for driving two MOS-gate electric power semiconductors, for example an electric power MOSFET or an IGBT, which are connected to a totem-pole or a half-bridge structure.例文帳に追加

トーテムポールまたは半ブリッジ構造に接続された２個のＭＯＳゲート電力半導体たとえば電力ＭＯＳＦＥＴまたはＩＧＢＴを駆動するための新規なモノリシック電子安定制御ＩＣ。 - 特許庁

To prevent dispersion in the threshold voltage of an MOS transistor which is to be caused by outward diffusion of impurities in polycrystalline silicon, generated in the manufacturing process of a semiconductor device having a CMOS structure.例文帳に追加

ＣＭＯＳ構造の半導体装置の製造工程において生じる、多結晶シリコン中の不純物の外方拡散が要因とされるＭＯＳトランジスタでのしきい値電圧のばらつきを防止する。 - 特許庁

To solve the problems that electric field concentration occurs at a corner inside a chip (3) at the time of applying a voltage, a gate oxide film inside a trench groove (7) is destroyed and electric short-circuit occurs in the vertical power MOS of a trench structure.例文帳に追加

トレンチ構造の縦型パワーＭＯＳにおいて、電圧をかけたときにチップ（３）内のコーナーにおいて電界集中が起き、トレンチ溝（７）内のゲート酸化膜が破壊され、電気的にショートする。 - 特許庁