「MOS structure」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

To prevent the threshold voltage of a semiconductor memory device from dropping down with an increase of effective impurity concentration in source/drain regions due to the approach of a contact impurity region to the gate structure of a peripheral MOS transistor in a peripheral circuit region of the semiconductor device.例文帳に追加

半導体メモリデバイスの周辺回路領域の周辺ＭＯＳトランジスタに対するコンタクト不純物領域が、そのゲート構造に近づくことによって起こる実効的ソース、ドレイン濃度の上昇に伴うしきい値電圧の低下を防止する。 - 特許庁

In a semiconductor device, a first MOS structure includes a first gate dielectric arranged on a substrate, a first work function metal layer formed on the first gate dielectric, and a first silicide arranged on the first work function metal layer; and a second MOS structure includes a second gate dielectric arranged on the substrate, a second work function metal layer formed on the second gate dielectric, and a second silicide arranged on the second work function metal layer.例文帳に追加

半導体デバイスであって、第１MOS構造は、基板上に配置された第１ゲート誘電体、前記第１ゲート誘電体上に配置された第１仕事関数金属層、および前記第１仕事関数金属層上に配置された第１ケイ化物を含み、且つ第２MOS構造は、前記基板上に配置された第２ゲート誘電体、前記第２ゲート誘電体上に配置された第２仕事関数金属層、および前記第２仕事関数金属層上に配置された第２ケイ化物を含む半導体デバイス。 - 特許庁

To enhance the switching speed and the transfer efficiency of a MOS transistor by designing the structure of the gate electrode of the MOS transistor used in a semiconductor integrated circuit device as the output transistor such that the distributed constant like wiring resistance of the gate electrode is easily reduced, and to increase the operable time of an equipment using the semiconductor integrated circuit device by reducing the loss in the semiconductor integrated circuit device.例文帳に追加

出力トランジスタとしてＭＯＳトランジスタを用いる半導体集積回路装置において、そのゲート電極の分布定数的な配線抵抗を容易に低減できるような構造にすることによりそのスイッチング速度及び伝達効率を高められるようにし、半導体集積回路装置の損失を低減してこの半導体装置を用いた機器の動作可能時間を容易に伸ばせられるようにする。 - 特許庁

The termination structure includes: a trench 220; a MOS gate 240 formed on the sidewall of the trench 220 as a spacer; a termination structure oxide layer 245 formed so as to cover the spacer and a portion of the bottom of the second trench 220; and first and second electrodes respectively formed on the back surface and the front surface 260 of a semiconductor substrate.例文帳に追加

終端構造は、トレンチ２２０と、このトレンチ２２０の側壁にスペーサとして形成されたＭＯＳゲート２４０と、スペーサ及び第２のトレンチ２２０の底面の一部を覆うように形成された終端構造酸化層２４５と、半導体基板の背面及び表面２６０にそれぞれ形成された第１及び第２の電極とを備える。 - 特許庁

To provide a reliable method and a device which enable design-keeping transition from an existing non-fin design structure to a functionally identical structure based on a technology of a double-gate fin-base field-effect transistor FinFET in a metal-oxide semiconductor MOS, a device of a complementary metal-oxide semiconductor CMOS, and designing chips of the semiconductors.例文帳に追加

金属酸化物半導体（ＭＯＳ）、相補型金属酸化物半導体（ＣＭＯＳ）のデバイス、並びにそれらのチップ設計に於いて、既存の非フィン設計構造からＦｉｎＦＥＴ（ダブル・ゲート・フィン・ベース電界トランジスタ）技術に基づく機能的に同一の構造に設計を維持したまま移行する事ができる信頼できる方法及び装置の提供。 - 特許庁

A contact hole formed in an interlayer insulating film 36 covering a MOS transistor and a trench isolating structure 41 reaches part of the source-drain area 34 of the transistor and part of the structure 41 and an electrode plug 49 for contact which is brought into contact with the area 34 is formed in the opening of the contact hole.例文帳に追加

ＭＯＳ型トランジスタおよびトレンチ分離構造４１を覆う層間絶縁膜３６中に形成されたコンタクトホールが、ＭＯＳ型トランジスタのソース・ドレイン領域３４の一部およびトレンチ分離構造４１の一部に達し、その開口部内にソース・ドレイン領域３４に接触するコンタクト用電極プラグ４９が形成されている。 - 特許庁

To provide a contact structure that has a structural, functional feature to overcome restrictions and/or problems attendant on a usual contact and is easily integrated into an integrated circuit, by a method wherein the contact structure is improved in integration properties to an integrated electronic device equipped with electronic elements formed through a MOS process or the like.例文帳に追加

ＭＯＳプロセス等によって形成された電子素子を備え、集積電子素子への集積可能性を高めることによって、強誘電性素子のための従来形のコンタクトに伴う制約および／または問題点を克服するような構造上および機能的な特徴を有する集積回路に容易に集積できるコンタクトを提供することにある。 - 特許庁

To propose a differential amplification circuit dramatically improving direct current gain compared with the differential amplification circuit in a conventional MOS structure and to propose a constant voltage circuit greatly improving load regulation in a structure with only a one step differential amplifier in which phase design is fairly simple.例文帳に追加

従来のＭＯＳ構成の差動増幅器に対して直流利得が飛躍的に向上する差動増幅回路を提案し、更にはその差動増幅回路を定電圧回路に利用し、位相設計が比較的容易な差動増幅器１段のみの構成でロードレギュレーションを大幅に向上させることが可能な定電圧回路を提案すること。 - 特許庁

To separately control a distance from a channel into optimum states under a gate electrode of a salicide layer on a source/drain region of a MOS transistor in an LDD structure, and a distance from a channel into optimum states under a gate electrode of a deep diffusion layer in the source/drain region.例文帳に追加

ＬＤＤ構造のＭＯＳトランジスタのソース・ドレイン領域上におけるサリサイド層のゲート電極下のチャネル部からの距離と、ソース・ドレイン領域のうちの深い拡散層のゲート下電極のチャネル部からの距離を別々に最適状態に制御する。 - 特許庁

When the dummy film 122 is etched, the plan size of the photoresist film is not contracted, and hence the dummy film 122 and the conductive film 106 underlying the dummy film 122 can be etched with high accuracy and a nonvolatile memory cell of a MOS structure having a highly accurate channel length can be formed.例文帳に追加

ダミー膜１２２のエッチング時にフォトレジスト膜の平面寸法が縮小されることがなく、ダミー膜１２２、ないしはその下層の導電膜１０６を高精度にエッチングでき、高精度なチャンネル長のＭＯＳ構造の不揮発性メモリセルが形成できる。 - 特許庁

The electrostatic protective circuit has a first junction type bipolar transistor and a second junction type bipolar transistor which are formed in a thyristor structure; and an MOS transistor intervened between a collector terminal of the first junction type bipolar transistor and a base terminal of the second junction type bipolar transistor.例文帳に追加

サイリスタ構造に形成された第１接合型のバイポーラトランジスタ及び第２接合型のバイポーラトランジスタと、第１接合型のバイポーラトランジスタのコレクタ端子と第２接合型のバイポーラトランジスタのベース端子との間に介挿されたＭＯＳトランジスタと、を設ける。 - 特許庁

As a result, phosphorus can be prevented from permeating into an N-well 10 in the PMOS region, so that dispersion in the threshold voltage of a PMOS transistor to be formed is prevented and manufacture of a semiconductor device having CMOS structure containing MOS transistors of uniform characteristics can be realized.例文帳に追加

これにより、リンがｐＭＯＳ領域のｎウェル１０に入り込むことが防止でき、形成するｐＭＯＳトランジスタのしいき値電圧のばらつきを防止し、均一な特性のＭＯＳトランジスタを含むＣＭＯＳ構造の半導体装置の製造が実現できる。 - 特許庁

To promote alignment on the same chip as for a general integrated circuit manufactured in the manufacturing process for the CMOS in order to have a horizontal structure in addition to a high breakdown voltage, high output current, and fast working speed in a power MOS transistor.例文帳に追加

パワーＭＯＳトランジスタにおいて、高い降伏電圧、高い出力電流および高速の動作速度を備えるのみならず、水平構造を備えるために、ＣＭＯＳの製造工程で製作された一般的な集積回路と同一のチップ上に整合させる。 - 特許庁

The electrostatic induction transistor 32 is of a vertical MOS structure equipped with a trench gate, the electrostatic capacitor 30 is formed on the surface of the electrostatic induction transistor 32, and a capacitance insulating film is formed on a source region and connected between a source electrode and a drain electrode.例文帳に追加

静電誘導トランジスタ３２は、トレンチゲートを備えた縦型のＭＯＳ構造であり、静電容量３０は静電誘導トランジスタ３２の面上に形成され、ソース領域上に容量絶縁膜を形成し、ソース電極、ドレイン電極間に接続される。 - 特許庁

In, for example, a high-breakdown-voltage P-type MOS transistor structure, a low-density P-type diffusion region 109 is formed on a low-density N-type diffusion region 108 to the right and the left of a gate G, and a high-density P-type diffusion region 106 is formed thereupon.例文帳に追加

例えば高耐圧Ｐ型ＭＯＳトランジスタ構造では、低濃度Ｎ型拡散領域１０８の上において、ゲートＧの右方及び左方に、低濃度Ｐ型拡散領域１０９が形成され、その上に高濃度Ｐ型拡散領域１０６が形成される。 - 特許庁

A power MOS transistor has a structure with a channel region 4 formed in the surface layer part of an n-type well layer 3 in a semiconductor substrate, a source region 5 is formed in the surface layer part of the region 4, and moreover, a p^+ body region 6 which is deeper than the region 4 is formed in the semiconductor substrate.例文帳に追加

半導体基板におけるｎウェル層３の表層部にチャネル領域４が形成されるとともにチャネル領域４の表層部にソース領域５が形成され、さらに、チャネル領域４よりも深いｐ^+ボディ領域６が形成されている。 - 特許庁

A reverse breakdown voltage Vr of a diode constituted between the anode contact region 8 and the drain/ cathode region 2 is made lower than an drain/source blocking voltage BVdss of a power MOS which is constituted of the drain/cathode region (NBL) 2, gate structure 18, and source region 5.例文帳に追加

アノードコンタクト領域８とドレイン・カソード兼用領域２との間に構成されるダイオードの逆方向降伏電圧Ｖrが、ドレイン・カソード兼用領域（ＮＢＬ）２、ゲート構造１８及びソース領域５からなるパワーＭＯＳのドレイン−ソース間耐圧ＢＶdssよりも低い。 - 特許庁

In a trench MOS gate structure, at the side wall of a trench (T) held there between an n-type base layer (1) and an n-type source region (3), a p-type channel layer (12) whose density is higher than a p-type base layer (2) having flat density distribution to the depth wise direction of the trench is formed.例文帳に追加

トレンチＭＯＳゲート構造において、ｎ型ベース層（１）とｎ型ソース領域（３）に挟まれたトレンチ（Ｔ）側壁部に、ｐ型ベース層（２）よりも濃度が高く、トレンチの深さ方向に対してフラットな濃度分布を持つｐ型チャネル層（１２）を形成する。 - 特許庁

In a structure of the lateral double diffusion MOS transistor formed on a p-type semiconductor substrate 7, a high concentration p-type diffusion layer 10 serving as an electrode of a low concentration p-type well layer 11 is formed in contact with a high concentration n-type diffusion layer 9 serving as a source region.例文帳に追加

ｐ型半導体基板上７に形成された横型二重拡散ＭＯＳトランジスタを構成において、ソース領域となる高濃度ｎ型拡散層９に接するように、低濃度ｐ型ウエル層１１の電極となる高濃度ｐ型拡散層１０を形成する。 - 特許庁

To provide a method of manufacturing a semiconductor substrate, with which the occurrence of a parasitic MOS or the degradation of reliability of a gate insulating film can be suppressed in a semiconductor substrate and a semiconductor device having an SOI structure, and to provide a method of manufacturing a semiconductor device, and the semiconductor device.例文帳に追加

ＳＯＩ構造を備えた半導体基板および半導体装置において、寄生ＭＯＳの発生や、ゲート絶縁膜の信頼性劣化を少なくすることのできる半導体基板の製造方法、半導体装置の製造方法、および半導体装置を提供すること。 - 特許庁

To provide a MOS semiconductor memory device maintaining a band gap structure of an insulating film laminate serving as a charge storage region for a long period of time, and combining all of excellent data holding characteristics, a high-speed data rewrite performance, an operation performance with a lower power consumption, and a high reliability.例文帳に追加

電荷蓄積領域として機能する絶縁膜積層体のバンドギャップ構造を長期間維持し、優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたＭＯＳ型半導体メモリ装置を提供する。 - 特許庁

In the active portion 21 and a voltage withstanding structure portion 22 of a TMBS (Trench MOS Barrier Schottky) diode, an end portion trench 7 surrounding active portion trenches 12 is provided, and an active end portion 19 being an outer circumferential side end portion of an anode electrode 3 is in contact with conductive polysilicon 13 provided inside the end portion trench 7.例文帳に追加

ＴＭＢＳダイオードの活性部２１と耐圧構造部２２において、活性部トレンチ１２を取り囲むように端部トレンチ７が設けられ、アノード電極３の外周側の端部である活性端部１９は、端部トレンチ７の内部に設けられた導電性のポリシリコン１３と接している。 - 特許庁

After this, the polysilicon 44 is removed, only the sidewall 44 is left, a structure of a pair of two rectangles is formed with the sidewall 46 as a mask, next, two pieces of fins are each manufactured into a pair of p/n-MOS transistors 35, 39 by performing ion implantation with a certain angle.例文帳に追加

この後、ポリシリコン４４を除去し、サイドウォール４６のみ残し、このサイドウォール４６をマスクとして、矩形状の二本が対となる構造を形成し、次に、イオン注入をある角度をもって行うことで、二本のフィン３９をそれぞれｐ／ｎ−ＭＯＳトランジスタ３５、３９の１対を製造する。 - 特許庁

In the semiconductor device having an MOS transistor 100 of a LOCOS offset structure on a silicon substrate 1, a source electrode 21 extends to the upper part of the gate electrode 11 and is formed so as to surround at least the side of a second drain plug 33 where the gate electrode 11 is provided.例文帳に追加

ＬＯＣＯＳオフセット構造のＭＯＳトランジスタ１００をシリコン基板１に有する半導体装置であって、ソース電極２１はゲート電極１１の上方まで延ばされ、かつ第２ドレインプラグ３３のうちの少なくともゲート電極１１側を包囲するように形成されている。 - 特許庁

To provide a method of manufacturing an electronic device (high-performance MOS type semiconductor device, for example) structure having favorable electrical characteristics using an SiO_2 film and an SiON film as an insulation film having an extremely thin film thickness and using polysilicon, amorphous silicon, and SiGe as an electrode.例文帳に追加

極めて薄い膜厚を有する絶縁膜としてＳｉＯ_２膜およびＳｉＯＮ膜を用い、電極としてポリシリコン、アモルファスシリコン、ＳｉＧｅを用いた良好な電気特性を有する電子デバイス（例えば高性能ＭＯＳ型半導体装置）構造の製造方法を提供する。 - 特許庁

By this structure, even when a positive ESD surge is applied to a drain electrode 28, causing an on-current I1 of a parasite Tr 1 to flow, the current path of the on-current I1 of the parasite Tr 1 is established in a deep part side of an epitaxial layer, whereby the thermal breakdown of the MOS transistor 1 is prevented.例文帳に追加

この構造により、ドレイン電極２８に正のＥＳＤサージが印加され、寄生Ｔｒ１のオン電流Ｉ１が流れた場合にも、寄生Ｔｒ１のオン電流Ｉ１の電流経路がエピタキシャル層深部側となることで、ＭＯＳトランジスタ１の熱破壊が防止される。 - 特許庁

A complementary MOS of the semiconductor integrated circuit device is composed of a horizontal P-type MOSFET 36 and an N-type MOSFET 37, and the output driver is composed of a P-type vertical MOSFET 38 in a trench structure, and the conductivity types of the gate electrodes of the respective MOSFETs are set as a P-type.例文帳に追加

半導体集積回路装置における、相補型ＭＯＳを横型Ｐ型ＭＯＳＦＥＴ３６とＮ型ＭＯＳＦＥＴ３７で構成し、出力ドライバーを、トレンチ構造のＰ型縦型ＭＯＳＦＥＴ３８で構成し、それぞれのＭＯＳＦＥＴのゲート電極の導電型をＰ型とした。 - 特許庁

This new method for forming a MOS structure having a GaAs base 140 includes the steps of ion implanting after formation of an oxide and thereafter performing slow heating and cooling operations, in such a manner that an interface defect detectable by a high-resolution transmission electron microscope essentially will not be generated.例文帳に追加

ＧａＡｓを基本とするＭＯＳ構造を形成する新しい方法は、酸化物形成後のイオン注入及び高分解透過電子顕微鏡によって検出できる界面欠陥が本質的に形成されないように行われるその後のゆっくりした加熱及び冷却を含む。 - 特許庁

To control a size of a gate electrode layer in processing and to control a regions of impurity diffusion layers (= a source region, a drain region) in a heat treatment step in particular when having a LDD structure as a gate length shortens with a MOS transistor made fine.例文帳に追加

ＭＯＳ型トランジスタの微細化に伴い、ゲート長が短くなり、特にＬＤＤ構造を有する場合には、加工時におけるゲート電極層の寸法制御性、また、熱処理工程時の不純物拡散層（＝ソース領域、ドレイン領域）の領域を制御することが重要となる。 - 特許庁

The manufacturing method of a semiconductor device comprises a process (a) for heating a silicon substrate with an MOS transistor structure at 320 to 480° inside a treatment chamber and a process (b) for depositing Co whereto Ti of 0.3 to 2.0 at% is added on the heated silicon substrate.例文帳に追加

半導体装置の製造方法は、（ａ）ＭＯＳトランジスタ構造を備えたシリコン基板を処理室内で３２０℃〜４８０℃の温度に加熱する工程と、（ｂ）前記加熱したシリコン基板上にＴｉを０．３ａｔ％〜２．０ａｔ％添加したＣｏを堆積する工程と、を含む。 - 特許庁

The spin MOS field effect transistor includes, at least one of a source and a drain, a structure including a full Heusler alloy layer 13 formed on a semiconductor substrate 10, a ferromagnetic layer 14 formed on the full Heusler alloy layer 13 and having a face-centered cubic lattice structure, a nonmagnetic layer 15 formed on the ferromagnetic layer 14, and a ferromagnetic layer 16 formed on the nonmagnetic layer 15.例文帳に追加

半導体基板１０上に形成されたフルホイスラー合金層１３と、フルホイスラー合金層１３上に形成された、面心立方格子構造を有する強磁性体層１４と、強磁性体層１４上に形成された非磁性層１５と、非磁性層１５上に形成された強磁性体層１６とを含む構造をソース及びドレインのうち少なくとも一つに備える。 - 特許庁

To enhance breakdown voltage and avalanche resistance by preventing concentration of avalanche current to a corner of the channel region of cell structure of an FET having a square second conductivity channel region in the surface layer of a first conductivity semiconductor substrate, a heavily doped well region in the central part thereof, a first conductivity source region in the surface layer, and an MOS structure on the surface.例文帳に追加

第一導電型の半導体基板の表面層に、方形の第二導電型チャネル領域、その中央部に高不純物濃度のウェル領域、表面層に第一導電型ソース領域、さらに表面上のＭＯＳ構造を備えたＦＥＴのセル構造のチャネル領域の角部へのアバランシェ電流の集中を防ぎ、耐圧、アバランシェ耐量を向上させる。 - 特許庁

The duplicate structure is formed by connecting MOS transistors of the same conduction type channel whose gates are interconnected with respect to source or drain lines furthermore or inserting one each pMOS transistor to a VDD side and a VSS side of an output stage of the inverter.例文帳に追加

二重化構造は、トランジスタに対して、ゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタをソース又はドレインのラインに関して直列に更に接続すること、又は、インバータに対して、出力段のＶＤＤ側及びＶＳＳ側に、それぞれ１個ずつのｐＭＯＳトランジスタを挿入することによって形成される。 - 特許庁

To provide a semiconductor device which can reduce on-state resistance through a gate electrode (MOS gate) with a trench electrode structure expanding in the depth direction (vertical direction) of a substrate, and can suppress a leak current even if wiring is formed on the surface of the substrate with an interlayer insulating film between, and to provide its manufacturing method.例文帳に追加

基板深さ方向（縦方向）に伸長するトレンチ電極構造のゲート電極（ＭＯＳゲート）を通じて、オン抵抗の低減を図りながら、基板表面に層間絶縁膜を介して配線が形成された場合にあっても、リーク電流を抑制することのできる半導体装置およびその製造方法を提供する。 - 特許庁

To provide a method of manufacturing an electronic device structure (such as a high performance MOS semiconductor device) having excellent electric characteristics using an SiO_2 film and an SiON film having extremely thin (such as 2.5 nm or less) film thickness as an insulating film, and using polysilicon, amorphous silicon, and SiGe as an electrode.例文帳に追加

極めて薄い（例えば２．５ｎｍ以下）膜厚を有する絶縁膜としてＳｉＯ_２膜およびＳｉＯＮ膜を用い、電極としてポリシリコン、アモルファスシリコン、ＳｉＧｅを用いた良好な電気特性を有する電子デバイス（例えば高性能ＭＯＳ型半導体装置）構造の製造方法を提供する。 - 特許庁

In the semiconductor device having a trench separation structure, at least a well region and a MOS type transistor are formed in the high power supply voltage circuit section, there is a carrier capture region for preventing latch-up near the edge of the well region, and the carrier capture region is deeper than a trench separation region.例文帳に追加

トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部近傍にラッチアップを防止するためのキャリア捕獲領域を有し、キャリア捕獲領域の深さはトレンチ分離領域の深さよりも深くした。 - 特許庁

To provide a method of manufacturing a super junction MOS semiconductor device by which leakage current is reduced by preventing occurrence of crystal defects caused by a mask oxide film during epitaxial growth to a trench, and the variance of breakdown voltage distribution is decreased by enhancing the polishing precision of an over epitaxial layer on an SJ structure.例文帳に追加

マスク酸化膜に起因する、トレンチへのエピタキシャル成長時の結晶欠陥の発生を防いで漏れ電流を小さくし、ＳＪ構造上のオーバーエピ層の研磨精度を高めて耐圧分布のバラツキを小さくすることのできる超接合ＭＯＳ型半導体装置の製造方法とすること。 - 特許庁

In the semiconductor device having a trench isolation structure, at least one well region and a MOS type transistor are formed at the high supply voltage circuit portion, and a pair of carrier capture regions for preventing latchup are formed and arranged on an under surface of a trench isolation region in the vicinity of an end of the well region.例文帳に追加

トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部近傍のトレンチ分離領域下面にラッチアップを防止するための一対のキャリア捕獲領域を形成し配置する。 - 特許庁

In the semiconductor device having an MOS type transistor structure and using the capacity between a gate electrode 23 and an impurity diffusion layer 24 as a varicap, a short channel effect can be utilized by constituting a gate width (GW) formed in a channel region beneath the gate electrode 23 in a multistage.例文帳に追加

本発明の半導体装置は、ＭＯＳ型トランジスタ構造で、ゲート電極２３と不純物拡散層２４間の容量をバリキャップとして用いるものにおいて、前記ゲート電極２３下のチャネル領域に形成されたゲート幅（ＧＷ）を多段階に構成することで、狭チャネル効果を利用することを特徴とするものである。 - 特許庁

The reset MOS transistor 52 is provided with a gate structure 10, the N-type impurity introduction region 20 formed in the upper surface of a P well 4, an N^+-type impurity introduction region 11d formed in the upper surface of the N-type impurity introduction region 20, and an N^+-type impurity introduction region 11s.例文帳に追加

リセットＭＯＳトランジスタ５２は、ゲート構造１０と、Ｐウェル４の上面内に形成されたＮ型不純物導入領域２０と、Ｎ型不純物導入領域２０の上面内に形成されたＮ^+型不純物導入領域１１ｄと、Ｎ^+型不純物導入領域１１ｓとを備えている。 - 特許庁

In the semiconductor device having an MOS type transistor structure and using the capacity between a gate electrode 13 and source-drain (diffusion layer 14) as a varicap, an impurity layer is formed in a channel region 15 beneath the gate electrode 13 to have a concentration gradient.例文帳に追加

本発明の半導体装置は、ＭＯＳ型トランジスタ構造で、ゲート電極１３とソース・ドレイン（拡散層１４）間の容量をバリキャップとして用いるものにおいて、前記ゲート電極１３下のチャネル領域１５に形成された不純物層が濃度勾配を有するように形成されていることを特徴とするものである。 - 特許庁

The identical substrate flash memory/DRAM hybrid semiconductor device obtain a DRAM by (1) floating a gate near a substrate and (2) connecting the flash memory to the drain of a write/read pass transistor in a two-layer stack gate structure MOS transistor, storing charges corresponding to data '0', '1', and then turning off the pass transistor.例文帳に追加

２層スタックゲート構造ＭＯＳトランジスタにおいて、基板に近いゲートを（１）フローテングにする事によりフラッシュメモリを、（２）書き込み・読み出し用パストランジスタのドレインに接続して０，１のデータに対応した電荷を蓄積した後、パストランジスタをオフにする事によりＤＲＡＭを実現した同一基板フラッシュ・ＤＲＡＭ混載半導体装置。 - 特許庁

The MOS power transistor is formed on the front surface of a heavily-doped substrate of the first conductivity-type and includes alternate drain and source arrays of a second conductivity-type separated by a channel, conductive fingers, covering source fingers and drain fingers and a second metal layer connecting all drain metal fingers and covering the entire source/drain structure.例文帳に追加

ＭＯＳパワートランジスタは第１導電型の重くドープした基板の前表面に形成され、チャネルにより分離される第２導電型のドレインとソースの交互配列と、ソース指とドレイン指を覆う導電指と、全てのドレイン金属指を接続し、ソース−ドレイン構造の全体をカバーする第２金属層とをふくむ。 - 特許庁

The ESD protection circuit includes a first conductive-type substrate, an MOS structure portion of a second conductive type formed in a first well on the substrate and coupled with a pad, and a sectioned well/region having the second conductive type formed in between the first well and the substrate to keep the first well and the substrate away from each other.例文帳に追加

ＥＳＤ保護回路は、第１の導電タイプの基板と、基板上の第１のウェルに形成され、パッドに結合された第２の導電タイプのＭＯＳ構成部分と、第１のウェルと基板を隔離するための第１のウェルと基板との間に形成された第２の導電タイプを有する隔離ウェル／領域と、を含む。 - 特許庁

The latch structure of the CMOS latch cell 22 is canceled by an NMOS (N-channel MOS) switch Qn 24 within the CMOS latch cell 22 when sampling data is written by an NMOS switch NMOS Qn 21 for sampling, by which the change in the state of the CMOS latch cell 22 is speeded up and the operation speed (operation margin) of the sampling latch circuit is increased.例文帳に追加

サンプリング用ＮＭＯＳスイッチＮＭＯＳＱｎ２１によるサンプリングデータの書き込み時に、ＣＭＯＳラッチセル２２内のＮＭＯＳスイッチＱｎ２４によってＣＭＯＳラッチセル２２のラッチ構造を解除することで、ＣＭＯＳラッチセル２２の状態の変化を速くし、サンプリングラッチ回路の動作スピード（動作マージン）を上げる。 - 特許庁