「MOS structure」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

A MOS transistor structure 4 in its normal operation mode functions as an nMOS transistor 4a to form a part of an input/output circuit.例文帳に追加

ＭＯＳトランジスタ構造体４は、通常の動作時において、ｎＭＯＳトランジスタ４ａとして機能し、入出力回路の構成要素となる。 - 特許庁

METHOD FOR FORMING DIFFERENT PRIMARY AND SECONDARY ACTIVE SEMICONDUCTOR REGIONS, AND USE OF THE SAME FOR MANUFACTURING C-MOS STRUCTURE例文帳に追加

異なる第１および第２の活性半導体領域を形成するための方法およびＣ−ＭＯＳ構造を製造するためのその方法の使用 - 特許庁

To provide a method of manufacturing a semiconductor device having a reliable MOS transistor of an LDD structure without causing shadowing.例文帳に追加

シャドーイングの生じない、信頼性の高いＬＤＤ構造ＭＯＳトランジスタを有する半導体装置の製造方法を提供することにある。 - 特許庁

In this way, in a vertical power MOSFET as the SiC semiconductor device of the MOS structure, gate leak failure can be prevented.例文帳に追加

これにより、ＭＯＳ構造のＳｉＣ半導体装置である縦型パワーＭＯＳＦＥＴにおいて、ゲートリーク不良を防止することが可能となる。 - 特許庁

A predetermined voltage is applied to the gate electrode 212 so that a MOS structure in the center is reversed to form a surface reversed layer (channel).例文帳に追加

ゲート電極２１２は、中央のＭＯＳ構造が反転されて表面反転層（チャネル）が形成されるように、所定の電圧を印加される。 - 特許庁

To provide a MOS transistor which has a channel of a three-dimensional structure and can prevent the reduction of source/drain contact region, and to provide its manufacturing method.例文帳に追加

三次元構造のチャンネルを備え、ソース／ドレインコンタクト面積の減少を防止できるモストランジスタ及びその製造方法を提供する。 - 特許庁

To provide a semiconductor device of a MOS transistor having a trench structure facilitating an appropriate adjustment of a thereshold value of a channel region.例文帳に追加

トレンチ構造を有するＭＯＳトランジスタにおいて、チャネル領域のしきい値の適切な調整が可能となる半導体装置を提供する。 - 特許庁

To form a silicon fin with a width narrower than a gate length in a MOS transistor having a stereoscopic structure.例文帳に追加

本発明は、立体構造を有するＭＯＳトランジスタにおいて、ゲート長よりも幅の細いＳｉ−フィンを形成できるようにするものである。 - 特許庁

To lower interface level density in an interface with an oxide film in a semiconductor device having an MOS structure using an SiC semiconductor.例文帳に追加

ＳｉＣ半導体を用いたＭＯＳ構造を有する半導体装置において、酸化膜との界面における界面準位密度を低くする。 - 特許庁

In the semiconductor device having a CMOS structure formed of a first conductive type MOS transistor and a second conductive type MOS transistor, a conductive region for supplying potential to a first conductive well from a rear face is formed.例文帳に追加

第１の導電型ＭＯＳトランジスタと第２の導電型ＭＯＳトランジスタからなるＣＭＯＳ構造を有する半導体装置において、裏面より第１の導電型ウェルに電位を供給するための導電性領域を形成する。 - 特許庁

In the N-type MOS transistor for ESD protection having the shallow trench isolation structure for element isolation, a thick insulating film is disposed in proximity to the shallow trench isolation region of a channel region of the N-type MOS transistor for ESD protection.例文帳に追加

素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域のシャロートレンチ分離領域に近接する部分には、厚い絶縁膜を配置した。 - 特許庁

To provide a MOS hetero structure wherein structure defects in semiconductor substrates are decreased, or no structure transition layer exists near an interface between an insulation film on a semiconductor substrate and the semiconductor substrate.例文帳に追加

半導体基板中の構造欠陥が低減されたＭＯＳ型ヘテロ構造、或いは、半導体基板上の絶縁膜における半導体基板との界面の近傍に構造遷移層が存在しないＭＯＳ型ヘテロ構造を提供する。 - 特許庁

To provide a lateral type MOS transistor having a low ON-resistance which reduces its channel and drift resistances caused by its element structure, and to provide a method of manufacturing the same.例文帳に追加

素子構造に起因するチャネル抵抗とドリフト抵抗を低減した、低オン抵抗の横型ＭＯＳトランジスタおよびその製造方法を提供する。 - 特許庁

With such a structure, current of the MOS transistor 1 does not flow in the nonactive region 6 and temperature rise due to self-heating is reduced sharply.例文帳に追加

この構造により、非活性領域６では、ＭＯＳトランジスタ１の電流が流れることがなく、自己加熱による温度上昇が大幅に低減される。 - 特許庁

To provide a flat panel display device including a capacitor having structure of a thin film transistor and MOS (Metal-Oxide-Semiconductor) and a method of manufacturing the same.例文帳に追加

薄膜トランジスタ及びＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のキャパシタを備える平板表示装置及びその製造方法を提供する。 - 特許庁

The semiconductor device has a structure in which a sub-insulating film is provided between an active region forming an MOS transistor and an element isolation region surrounding the active region.例文帳に追加

本発明の半導体装置は、ＭＯＳ型トランジスタを構成する活性領域とその周囲の素子分離領域との間に副絶縁膜を設ける。 - 特許庁

To provide a semiconductor device and its manufacturing method, comprising an MT-MOS structure excellent in current driving ability with less leak current.例文帳に追加

リーク電流が小さくかつ電流駆動能力に優れたＭＴ−ＭＯＳ構造を有する半導体装置及びその製造方法を提供する。 - 特許庁

To provide a method of manufacturing a memory cell, which eliminates variations in channel length in a nonvolatile memory cell of a MOS structure for improving reliability in characteristics.例文帳に追加

ＭＯＳ構造をした不揮発性メモリセルにおけるチャンネル長のばらつきを解消し、特性の信頼性を高めたメモリセルの製造方法を提供する。 - 特許庁

To provide the structure and the manufacturing method of a semiconductor device capable of reducing the ON resistance of an MOS power transistor while securing a high drain breakdown voltage.例文帳に追加

高いドレイン耐圧を確保しながら、ＭＯＳパワートランジスタのオン抵抗を低減できる半導体装置の構造およびその製造方法を提供する。 - 特許庁

To reduce leakage current caused by stress generated near an element separation part of an STI structure, in the element for a MOS-type solid-state imaging apparatus.例文帳に追加

ＭＯＳ型固体撮像装置用素子において、ＳＴＩ構造の素子分離部付近に発生する応力に起因するリーク電流を削減する。 - 特許庁

By forming this buffer region 10 having no MOS structure part, increase in breaking current and reduction in the failure of a dielectric strength between a gate and an emitter are contrived.例文帳に追加

このＭＯＳ構造部がないバッファ領域１０を形成することで、遮断電流の増大とゲート／エミッタ間の絶縁耐圧不良の低減が図れる。 - 特許庁

Input/output circuits or protective circuits of a semiconductor device are composed of MOS transistors or CMOS transistors each having such structure.例文帳に追加

そして、このような構造のＭＯＳトランジスタあるいはＣＭＯＳトランジスタでもって、半導体装置の入出力回路あるいは保護回路が構成される。 - 特許庁

To provide a structure of a high-breakdown-voltage MOS transistor capable of having high current capability without increasing the area for a semiconductor device.例文帳に追加

半導体装置において、面積の増大を招くことなく高い電流能力を得ることができる高耐圧ＭＯＳトランジスタの構造を提供する。 - 特許庁

To provide a method of manufacturing a semiconductor device having a MOS transistor of an LDD structure, which forms simply sidewall spacer films.例文帳に追加

ＬＤＤ構造のＭＯＳトランジスタを有する半導体装置の製造方法において、サイド・ウォール・スペーサ膜の形成が簡単な製造方法を提供する。 - 特許庁

To miniaturize a trench-gate MOS semiconductor device having a stripe contact structure without increasing its ON-resistance and the contact resistance of its well.例文帳に追加

オン抵抗やウェルのコンタクト抵抗を増加させることなく、ストライプコンタクト構造を有するトレンチゲート型のＭＯＳ型半導体装置を微細化すること。 - 特許庁

To simultaneously solve two problems called the depletion of a gate electrode and the penetration of impurities into a semiconductor substrate in a semiconductor device having a MOS structure.例文帳に追加

ＭＩＳ構造の半導体装置において、ゲート電極の空乏化と半導体基板への不純物突き抜けという２つの問題を同時に解決する。 - 特許庁

The output circuit has an output section of a structure where a high voltage N-channel MOS transister(TR) N1 and a high voltage N-channel MOS TR N2 are connected and this output section outputs an output voltage OUT1 via an output terminal 6.例文帳に追加

出力回路は高圧ＮチャネルＭＯＳトランジスタＮ１と高圧ＮチャネルＭＯＳトランジスタＮ２とが接続された構造の出力部を有しており、この出力部から出力端子６を介して出力電圧ＯＵＴ１が出力される。 - 特許庁

To improve charge retention characteristics and to make a gate electrode low in resistance in a nonvolatile memory cell having a split gate structure wherein a MOS type transistor for nonvolatile storage using a charge accumulation film and a MOS transistor for selecting this are adjacent to each other.例文帳に追加

電荷蓄積膜を用いる不揮発性記憶用ＭＯＳ型トランジスタと、これを選択するＭＯＳ型トランジスタが隣接するスプリットゲート構造を有する不揮発性メモリセルにおいて、電荷保持特性を向上し、ゲート電極を低抵抗化する。 - 特許庁

To provide a semiconductor device structured of a MOS transistor having a trench gate structure, which secures a desired breaking capacity even when a unit cell is microfabricated, and suppresses variation of threshold voltages of respective cells.例文帳に追加

トレンチゲート構造を有するMOSトランジスタから構成される半導体装置において、単位セルを微細化しても所望の遮断耐量を確保し、かつセルごとのしきい値電圧のばらつきを抑制したトレンチゲート構造を有する半導体装置を提供する。 - 特許庁

A structure on which the MOS capacitor 4 and the transistor 3 are formed has an interlayer insulating membrane 120, and a contact electrode 126 connects the source/drain 118 of the cell transistor 3 or the storage node electrode 114 of the MOS capacitor 4.例文帳に追加

ＭＯＳキャパシター４及びセルトランジスター３が形成された構造物には層間絶縁膜１２０を有し、コンタクト電極１２６は、セルトランジスター３のソース／ドレーン１１８またはＭＯＳキャパシター４のストレージノード電極１１４を連結する。 - 特許庁

When forming an MOS transistor on a semiconductor substrate wherein elements are separated by a silicon oxide film or the like, the gate insulating film is permitted to have a stacked structure of a first insulating film 2 comprising fluorine and a second insulating film 5 consisting of a silicon nitride film.例文帳に追加

シリコン酸化膜等で素子分離された半導体基板上に、MOS型トランジスタを形成するにあたり、ゲート絶縁膜をフッ素を含有する第一絶縁膜２とシリコン膜の窒化からなる第二絶縁膜５の積層構造としている。 - 特許庁

In the N-type MOS transistor for protecting ESD having a shallow trench structure for element separation, an N-type region for receiving signals from an external connection terminal via a P-type region in contact with the drain region of the N-type MOS transistor for protecting ESD is formed near the drain region of the N-type MOS transistor for protecting ESD.例文帳に追加

素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域の近傍に、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域と接したＰ型の領域を介して外部接続端子からの信号を受けるＮ型の領域を形成した。 - 特許庁

This semiconductor device is provided with a circuit 6 for phase compensation which uses an MOS capacitance of a structure, having an insulating film between a gate electrode formed on a semiconductor substrate and a diffusion layer, wherein the circuit for phase compensation consists of first and second MOS capacitances 14, 15.例文帳に追加

半導体基板上に形成されたゲート電極と拡散層間に絶縁膜を有する構造のＭＯＳ容量を用いた位相補償用回路６を備え、位相補償用回路は第１および第２のＭＯＳ容量１４、１５により構成される。 - 特許庁

To provide a semiconductor device having a MOS transistor structure in which an n-channel gate electrode and a p-channel gate electrode are mixed in a piece of gate electrode, wherein its np boundary can suppress influences given to a MOS transistor.例文帳に追加

一本のゲート電極中にＮｃｈゲート電極とＰｃｈゲート電極とが混在しているＭＯＳトランジスタ構造を有する半導体装置において、そのＮＰ境界がＭＯＳトランジスタに与える影響を抑えることができる半導体装置を得ること。 - 特許庁

The buffer films 14 and 24 of an N-channel MOS transistor and a P-channel MOS transistor which are adjacent to each other are formed integrally, an intermediate metal film 16 is formed on the buffer film of integral structure, and ferroelectric films 12 and 22 and gate electrodes 13 and 23 are provided to the transistors respectively.例文帳に追加

隣接するｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとのバッファ膜１４、２４を一体とし、そのバッファ膜上に中間金属膜１６を設け、それぞれのトランジスタの強誘電体膜１２、２２、ゲート電極１３、２３を設ける。 - 特許庁

To provide a novel structure that erases signal charges in a floating gate for an MOS image sensor having a structure configured such that signal charges are injected into the floating gate and a signal corresponding to the signal charges is read out.例文帳に追加

信号電荷をフローティングゲートに注入して該信号電荷に応じた信号を読み出す構造のＭＯＳ型イメージセンサにおいて、フローティングゲート内の信号電荷を消去する新規な構造を提供する。 - 特許庁

To avoid the increase of the manufacturing cost of a MOS type semiconductor device while reducing to the elements of its CMOS structure their contact resistances each of which has each one of both polarities, and receiving favorably the increase of its carrier mobility caused by its Fin-MOSFET structure.例文帳に追加

ＣＭＯＳ構造の両方の極性の素子に対してコンタクト抵抗の低減を図り、Ｆｉｎ−ＭＯＳＦＥＴ構造による移動度の増大を享受しつつ、製造コストの増大を回避する。 - 特許庁

The semiconductor device includes an n-channel MOS transistor 1 having an insulating layer 4 separated in SOI structure and a capacitor formed with an insulating film, and the structure is such that a capacity of a substrate is reduced by thinning the silicon substrate B.例文帳に追加

ＳＯＩ構造で絶縁分離された絶縁分離層４を備えるＮｃｈＭＯＳトランジスタ１と、絶縁膜を用いて形成されるコンデンサとを有し、シリコン基板Ｂを薄くして基板容量を減らす構成とする。 - 特許庁

To provide a manufacturing method of an SOI type integrated circuit structure, which can manufacture an MOS element and a CMOS element at a low cost, and has structure and function capable of overcoming defects which the conventional SOI type integrated circuit structure has.例文帳に追加

ＭＯＳ素子やＣＭＯＳ素子を経済的に製造でき、かつ従来のＳＯＩ型集積回路構造が抱える欠点を克服できるような構造上および機能上の特徴を有するＳＯＩ型集積回路構造の製造方法を提供する。 - 特許庁

To provide a structure of a MOS-PHEMT (Metal Oxide Semiconductor Pseudomorphic High Electron Mobility Transistor) suitable for use as a semiconductor device such as an SPDT switch of an MMIC (Monolithic Microwave Integrated Circuit), and to provide a method of manufacturing the semiconductor device.例文帳に追加

ＭＭＩＣのＳＰＤＴスイッチなど、半導体デバイスとして用いるのに適したＭＯＳ−ＰＨＥＭＴの構造及びその製造方法を開示する。 - 特許庁

During CDM ESD events, a CDM electric charge stored in the substrate and MOS structure portion is removed by the ESD clamp to prevent damages to the IC.例文帳に追加

ＣＤＭ ＥＳＤ事象中、基板およびＭＯＳ構成部分内に蓄積されたＣＤＭ電荷は、ＩＣへの損傷を防止するためにＥＳＤクランプにより取り除かれる。 - 特許庁

To provide a semiconductor device containing a high voltage transistor of SOI structure that suppresses a parasitic MOS transistor that may be generated in a semiconductor layer in the vicinity of element isolation insulating films.例文帳に追加

ＳＯＩ構造の高耐圧トランジスタを含む半導体装置であって、素子分離絶縁膜近傍の半導体層に生じうる寄生ＭＯＳトランジスタを抑制する。 - 特許庁

Because of such the structure, when negative ESD surge is applied to a pad for a source electrode, the pn junction areas 34 and 35 are broken down to protect the MOS transistor 1.例文帳に追加

この構造により、ソース電極用のパッドに負のＥＳＤサージが印加された際、ＰＮ接合領域３４、３５がブレークダウンし、ＭＯＳトランジスタ１を保護することができる。 - 特許庁

The contact region contacts a source on a sidewall part and contacts a p-well on a bottom part by forming the trench penetrating a source region vertically to the trench MOS structure.例文帳に追加

前記コンタクト領域は、ソース領域を貫いたトレンチを前記トレンチＭＯＳ構造に対して垂直に形成し、側壁部でソースコンタクトを底部でｐウエルのコンタクトをとる。 - 特許庁

To solve the problem of a conventional metal/reaction preventing film/polycrystal silicon structure where the contact resistance between the reactive preventing film and the polycrystal silicon is high to raise a gate resistance, resulting in increased circuit delay of an MOS transistor.例文帳に追加

従来の金属／反応防止膜／多結晶シリコンの構造では、反応防止膜／多結晶シリコン間の接触抵抗が大きく、ゲート抵抗が高くなる。 - 特許庁