「P- type」に関連した英語例文の一覧と使い方(49ページ目) - Weblio英語例文検索

n-type diffusion regions 20a, 20b are formed on the surface of the p-type well region 11 and the gate electrode 17 of a transfer transistor 21 is formed on the p-type well region 11 pinched by the n-type diffusion regions 20a, 20b.例文帳に追加

ｐ型ウェル領域１１表面にはｎ型拡散領域２０ａ，２０ｂが形成され、このｎ型拡散領域２０ａ，２０ｂに挟まれたｐ型ウェル領域１１上に転送トランジスタ２１のゲート電極１７が形成されている。 - 特許庁

Thereby, the p^+ type layer 6 and a p type base region 3 are prevented from punching through under the n^+ type source region 4, and the withstand voltage between the drain and the source is secured regardless of the depth of the n^+ type source region 4.例文帳に追加

このため、ｎ^+型ソース領域４の下方においてｐ^+型層６およびｐ型ベース領域３がパンチスルーしてしまうことを防止でき、ｎ^+型ソース領域４の深さに関係なくドレイン−ソース間の耐圧を確保することが可能となる。 - 特許庁

The resonator 1 is constituted by successively laminating an n-type AlGaN clad layer 2, an n-type GaN optical waveguide layer 13, an InGaN active layer 14, a p-type GaN optical guide layer 15, and a p-type AlGaN clad layer 16 upon a substrate.例文帳に追加

レーザ共振器１は、基板上にｎ型ＡｌＧａＮクラッド層１２、ｎ型ＧａＮ光導波層１３、ＩｎＧａＮ活性層１４、ｐ型ＧａＮ光導波層１５、ｐ型ＡｌＧａＮクラッド層１６を順次積層することにより構成する。 - 特許庁

An N-type impurity having a high concentration is ion-implanted to a P-type region 11 with a field oxide film 12 formed on the P-type region 11 having a low impurity concentration as an implantation mask, and an N-type region 14 having a high impurity concentration is formed.例文帳に追加

低不純物濃度のＰ型領域１１上に形成されたフィールド酸化膜１２を注入マスクとして、Ｐ型領域１１に高濃度のＮ型不純物をイオン注入し、高不純物濃度のＮ型領域１４を形成する。 - 特許庁

To surely report the second sensor signal to a P-type storage-type receiver within a prescribed period at the time of judging as an abnormality in the case that an on/off sensor provided with an abnormality judging function is connected to the P-type storage-type receiver.例文帳に追加

異常判断の機能を備えたオン・オフ型感知器であって、これをＰ型蓄積式受信機に接続する場合にも、異常と判断したときに所定の期間内に２番目の感知器信号を確実にＰ型蓄積式受信機に通知する。 - 特許庁

The semiconductor device for electric power in an embodiment includes a p-type collector layer 1, an n-type base layer 3, a p-type base layer 4, an n-type source layer 5, a gate electrode 8, an inter-layer insulating film 9, a collector electrode 11, and an emitter electrode 12.例文帳に追加

実施形態の電力用半導体装置は、ｐ形コレクタ層１と、ｎ形ベース層３と、ｐ形ベース層４と、ｎ形ソース層５と、ゲート電極８と、層間絶縁膜９と、コレクタ電極１１と、エミッタ電極１２と、を備える。 - 特許庁

This photodetector is constituted by forming an InGaAs layer (i-type) 12 and a p-type InP layer 14 on the surface of an n-type InP substrate 10, a cathode electrode on the backside of the substrate 10, and electrodes (a) and (b) at both ends of the surface of the p-type layer 14.例文帳に追加

ｎ型ＩｎＰ基板１０上に、ＩｎＧａＡｓ層（ｉ層）１２、ｐ型ＩｎＰ層１４が形成され、ｎ型基板１０の裏面にカソード電極が、ｐ型層１４の表面の両端に電極ａ，ｂが形成されている。 - 特許庁

To provide a technique for preventing accumulation of holes in a p-type nitride semiconductor layer by setting the threshold voltage at a low level in a transistor which is provided, in the surface layer of the p-type nitride semiconductor layer, with an n-type source region and an n-type drain region.例文帳に追加

ｐ型窒化物半導体層の表層部にｎ型のソース領域とｎ型のドレイン領域が設けられているトランジスタにおいて、しきい値が低く、ｐ型窒化物半導体層内にホールが蓄積されない技術を提供する。 - 特許庁

In the sense amplifier 104, a P type transistor P3 for driving is connected between a P type transistor P1 for amplification and a second node 2, and an N type transistor N3 for driving is connected between an N type transistor N1 for amplification and a first node 2.例文帳に追加

また、このセンスアンプ１０４は、増幅用Ｐ型トランジスタＰ１と第２ノード２との間に駆動用Ｐ型トランジスタＰ３を接続すると共に、増幅用Ｎ型トランジスタＮ１と第１ノード２との間に駆動用Ｎ型トランジスタＮ３を接続している。 - 特許庁

The electrode (20) connects a p-type thermoelectric element (11) to an n-type thermoelectric element (12) and includes one or a plurality of positioning parts (22), (22) which are protruded on one surface side of an electrode body (21) to regulate the positions of the p-type thermoelectric element (11) and the n-type thermoelectric element (12).例文帳に追加

ｐ型熱電素子(11)とｎ型熱電素子(12)とを接続する電極(20)であって、電極本体(21)の一面側に突出して前記ｐ型熱電素子(11)およびｎ型熱電素子(12)の位置を規制する、一つまたは複数の位置決め部(22)(22)を有する。 - 特許庁

The light emitting diode 1 is provided with a substrate 3 formed of a nitride for transmitting light, an n-type buffer layer 5 sequentially laminated on the principal surface 3a of the substrate 3, an n-type clad layer 7, an active layer 9, a p-type clad layer 11, and a p-type contact layer 13.例文帳に追加

発光ダイオード１は、光を透過する窒化物からなる基板３と、基板３の主面３ａ上に順に積層されたｎ型バッファ層５、ｎ型クラッド層７、活性層９、ｐ型クラッド層１１、及びｐ型コンタクト層１３とを備える。 - 特許庁

In the protection film 20, a p-type semiconductor layer 21 and an n-type semiconductor layer 22 are laminated in this order from a side of the magnet element assembly 10, and a pn junction is formed between the p-type semiconductor layer 21 and the n-type semiconductor layer 22.例文帳に追加

保護膜２０はｐ型半導体層２１とｎ型半導体層２２とを磁石素体１０の側からこの順に積層しており、ｐ型半導体層２１とｎ型半導体層２２との間にはｐｎ接合が形成されている。 - 特許庁

A p-type base layer 5, a n-type source layer 6, a gate insulating film 7, and a gate electrode 8 constituting a MOSFET structure are formed in the region, where n-type drift layers 2, barrier insulating films 3, and p-type drift layers 4 are arranged alternately and repeatedly.例文帳に追加

ｎ型ドリフト層２、バリア絶縁膜３、ｐ型ドリフト層４が交互に繰り返して配列された領域内に、ＭＯＳＦＥＴ構造を構成するｐ型ベース層５、ｎ型ソース層６、ゲート絶縁膜７およびゲート電極８を設ける。 - 特許庁

In the oxide semiconductor light emitting element, an n-type MgZnO clad layer 103, a non-doped quantum well active layer 105, a p-type MgZnO second clad layer 109, and a p-type ZnO contact layer 110, are successively laminated upon an n-type ZnO single-crystal substrate 101.例文帳に追加

ｎ型ＺｎＯ単結晶基板基板１０１上に、ｎ型ＭｇＺｎＯクラッド層１０３、ノンドープ量子井戸活性層１０５、ｐ型ＭｇＺｎＯ第２クラッド層１０９およびｐ型ＺｎＯコンタクト層１１０を順次積層する。 - 特許庁

In a semiconductor laser, having a double heterostructure composed of an n-type clad layer 103, an MQW active layer 105, and a p-type clad layer 106, an n-type saturable absorption layer 104 having a compressive strain, is provided in the n-type clad layer 103.例文帳に追加

n型クラッド層（１０３）と、ＭＱＷ活性層（１０５）と、p型クラッド層（１０６）とからなるダブルへテロ構造の半導体レーザにおいて、n型クラッド層（１０３）中に圧縮歪みを有するn型可飽和吸収層（１０４）を設ける。 - 特許庁

A first P-type transistor 22 in the first circuit has a gate connected with the drain of an N-type transistor 36 in the second circuit, and a first P-type transistor 32 in the second circuit has a gate connected with the drain of an N-type transistor 26 in the first circuit.例文帳に追加

第１の回路の第１のＰ型トランジスタ２２のゲートは第２の回路のＮ型トランジスタ３６のドレインに接続され、第２の回路の第１のＰ型トランジスタ３２のゲートは第１の回路のＮ型トランジスタ２６のドレインに接続される。 - 特許庁

The n-type circular isolation region is formed circularly underneath from the element isolation region, surrounds the periphery of a p-type collector region and the periphery of an upper part of the n-type lower part isolation region, and isolates the p-type collector region electrically from the substrate.例文帳に追加

ｎ型環状分離領域は、素子分離領域から下方に環状に形成され、ｐ型コレクタ領域の周囲及びｎ型下部分離領域の上部の周囲を取り巻き、ｐ型コレクタ領域を基板から電気的に分離している。 - 特許庁

In the sense amplifier 104, a P type transistor P2 for driving is connected between a P type transistor P0 for amplification and a first node 1, an N type transistor N2 for driving is connected between an N type transistor N0 for amplification and the first node 1.例文帳に追加

このセンスアンプ１０４は、増幅用Ｐ型トランジスタＰ０と第１ノード１との間に駆動用Ｐ型トランジスタＰ２を接続すると共に、増幅用Ｎ型トランジスタＮ０と第１ノード１との間に駆動用Ｎ型トランジスタＮ２を接続している。 - 特許庁

A p-type impurity diffusion region 12 of high concentration which becomes an anode and an n-type impurity diffusion region 13 of high concentration which becomes a cathode enclosing the p-type impurity diffusion region 12 are formed on the surface of an n-type silicon well region 11.例文帳に追加

Ｎ型シリコンウエル領域１１の表面に、アノードとなる高濃度のＰ型不純物拡散領域１２と、このＰ型不純物拡散領域１２を囲んでカソードとなる高濃度のＮ型不純物拡散領域１３を形成する。 - 特許庁

The p-type GaNAs diffusion preventing layer 504 prevents Se which are n-type impurities that the n-type AlGaAs emitter layer 505 is doped with from being diffused in the p-type GaAs base layer 503 during the crystal growth or processes.例文帳に追加

ｐ型ＧａＮＡｓ拡散防止層５０４は、ｎ型ＡｌＧａＡｓエミッタ層５０５にドーピングされたｎ型不純物であるＳｅが、結晶成長中またはプロセス中にｐ型ＧａＡｓベース層５０３に拡散することを防止している。 - 特許庁

Related to an invalid imaging region 100B, the N- type photoelectric conversion region 134 and the P+ type impurity region 136 which constitute the photodiode 112 are formed, with no N- type impurity region 132 formed on the P- type well layer 130.例文帳に追加

また、無効撮像領域１００Ｂでは、Ｐ型ウエル層１３０の上にＮ−型不純物領域１３２を形成することなく、フォトダイオード部１１２を構成するＮ型光電変換領域１３４とＰ＋型不純物領域１３６を形成する。 - 特許庁

This well-voltage setting circuit is provided with a P-type MOS transistor 11 for applying a deletion pulse, and an N-type MOS transistor 12 for applying a reference voltage Vss to a P-type well at shutdown sequence, after the erasing pulse has been applied.例文帳に追加

このウェル電圧設定回路は、消去パルス印加用のＰ-ＭＯＳトランジスタ１１と、消去パルス印加後のシャットダウンシーケンス時にＰ-ウェルに基準電圧Ｖssを印加するためのＮ-ＭＯＳトランジスタ１２を備える。 - 特許庁

The semiconductor light-emitting device 1 comprises a substrate side reflection layer 3 formed on a substrate 2, an n-type clad layer 4, a light emitting layer 5, a p-type clad layer 6, a p-type contact layer 7, and an electrode side reflection layer 8.例文帳に追加

半導体発光素子１は、基板２上に形成された基板側反射層３と、ｎ型クラッド層４と、発光層５と、ｐ型クラッド層６と、ｐ型コンタクト層７と、電極側反射層８とを備えている。 - 特許庁

Because both of the n type inversion part 35 and the p+ type electric circuit 36 are formed in the vicinity of the surface layer of the p type frame part 30 in injection of impurity, the smoothness degree is extremely good, and projection and collapse may be neglected.例文帳に追加

不純物の注入は、ｎ型の反転部３５及びｐ^+型の電路３６ともｐ型の枠部３０の表層付近に形成されているので、その平滑度は極めて良く、隆起又は陥没は無視して良い。 - 特許庁

Further, an impurity concentration interface between the p^+-type region 5 and a p^++-type region 4 has been so structured as not to agree with an interface at a signal charge readout side of an n-type impurity region 3 that forms the photodiode.例文帳に追加

また、ｐ^+型領域５とｐ^++型領域４との不純物濃度の境界面が、フォトダイオード部を形成するｎ型不純物領域３の信号電荷読出し部側の境界面と一致しない構造を採用した。 - 特許庁

An n^+-layer 15 is formed partially on the upper surface of the n-type embedded layer 11 while enclosing the p-type well layer 14 in the n^--layer 12 on the part enclosed by the p-type separation layer 13.例文帳に追加

ｎ^+層１５は、ｐ型分離層１３によって取り囲まれた部分のｎ^-層１２内において、ｐ型ウェル層１４を取り囲んで、ｎ型埋め込み層１１の上面上に部分的に形成されている。 - 特許庁

On the porous p-type region 10p, a porous n-type region 11n containing tritium is formed, and on a surface at the opposite side of the porous n-type region 11n on the semiconductor substrate 10, a p-side electrode 12 is formed.例文帳に追加

半導体基板１０における多孔質ｎ型領域１１ｎの反対側の面上には、ｐ側電極１２が形成され、多孔質ｎ型領域１１ｎの上には、ｎ側電極１３が形成されている。 - 特許庁

In the junction field effect transistor 1; a p-type lower epitaxial layer 3, an n-type epitaxial layer 4, and a p-type upper epitaxial layer 5 are stacked on a semiconductor substrate 2 in this order from the side of the semiconductor substrate 2.例文帳に追加

接合型電界効果トランジスタ１では、半導体基板２上に、ｐ型下エピタキシャル層３、ｎ型エピタキシャル層４およびｐ型上エピタキシャル層５が、半導体基板２側からこの順に積層されている。 - 特許庁

This semiconductor device has a p type well region 4 and an n+ drain region 2 isolated and formed in an n type semiconductor layer 1 on an insulating layer 11 and an n+ source region 3 formed in the p type well region 4.例文帳に追加

絶縁層１１上のｎ形半導体層１内には、ｐ形ウェル領域４と、ｎ^^^+形ドレイン領域２とが離間して形成され、ｎ^+形ソース領域３がｐ形ウェル領域４内に形成されている。 - 特許庁

The photodetector comprises a photodetectro section having a p-type diffused layer 101 and a p-type semiconductor layer 102 sequentially formed on a silicon substrate 100, and an n-type diffused layer 103 provided near a surface of the layer 102.例文帳に追加

シリコン基板１００上に、順に、Ｐ型拡散層１０１と、Ｐ型半導体層１０２とを備え、このＰ型半導体層１０２の表面付近に、Ｎ型拡散層１０３を設けて受光部を構成する。 - 特許庁

A p-type well region 22 is formed on a substrate 21, and a gate electrode 28, a source region 26, and drain region 27 are formed in the surface of the p-type well region 22 to form an analog type MOSFET element (input transistor) 29.例文帳に追加

基板２１上にＰ型ウェル領域２２を形成し、その表面にゲート電極２８、ソース領域２６、及びドレイン領域２７を形成してアナログ型のＭＯＳＦＥＴ素子（入力トランジスタ）２９を形成する。 - 特許庁

A polycrystalline silicon gate electrode 13 in which both end portions are N+ type parts 131 and a prescribed length between the end portions is a P+ type part 132 is formed on a P-type well region 11, via a gate oxide film 12.例文帳に追加

Ｐ型のウェル領域１１上にゲート酸化膜１２を介して、両端部がＮ^^+ 型部分１３１かつその間の所定距離がＰ^+ 型部分１３２となっている多結晶シリコンゲート電極１３が形成されている。 - 特許庁

An n-type AlGaN clad layer 18, an active layer 24, a p-type AlGaN clad layer 34, and a p-type GaN contact layer 36 are sequentially formed on a GaN substrate 14 as a semiconductor laminated structure 16.例文帳に追加

ＧａＮ基板１４上に、半導体積層構造１６として、ｎ型ＡｌＧａＮクラッド層１８、活性層２４、ｐ型ＡｌＧａＮクラッド層３４、及びｐ型ＧａＮコンタクト層３６が順次形成されている。 - 特許庁

The n and p type pillar regions 2 and 3 in a terminating region 30 have such shapes that the n and p type pillar regions 2 and 3 are alternately laminated to be parallel to the n+ type semiconductor substrate 1.例文帳に追加

終端領域３０のｎ型ピラー領域２及びｐ型ピラー領域３の形状は、ｎ＋型半導体基板１に平行にｎ型ピラー領域２及びｐ型ピラー領域３が交互に積層された形状である。 - 特許庁

Next, an n-type conductive layer 14, a light emitting layer 15, a p-type cladding layer 16, and a p-type conductive layer 17 are constituted from such a nitride semiconductor layer that contains less Al content than that of underlying layer 13.例文帳に追加

次いで、ｎ型導電層１４、発光層１５、ｐ型クラッド層１６及びｐ型導電層１７を下地層１３よりもＡｌの少ない含有量となるような窒化物半導体層から構成する。 - 特許庁

The compound semiconductor device is equipped with: an Sb including p-type compound semiconductor layer 101; and an InP containing n-type compound semiconductor layer 102 joined to the p-type compound semiconductor layer 101.例文帳に追加

化合物半導体装置には、Ｓｂを含むｐ型化合物半導体層１０１と、ｐ型化合物半導体層１０１に接合され、ＩｎＰを含むｎ型化合物半導体層１０２と、が設けられている。 - 特許庁

The transistor comprises: a third p-type semiconductor layer 8 between a gate region layer 6 and a drain region layer 7; and a potential fixed layer 4 extending from an n-type epitaxial layer 3 to a p^--type epitaxial layer 2.例文帳に追加

ゲート領域層６とドレイン領域層７との間に、ｐ型の第３半導体層８が設けられ、また、ｎ型エピタキシャル層３からｐ^-型エピタキシャル層２に達するように電位固定層４が設けられている。 - 特許庁

In the semiconductor device, a gate electrode 15 is formed on the p-type well 7 of a semiconductor substrate 1 through a gate insulating film 8 and an n^+-type semiconductor region 35 as a source/drain is formed on the p-type well 7.例文帳に追加

半導体基板１のｐ型ウエル７上にゲート絶縁膜８を介してゲート電極１５が形成され、ｐ型ウエル７にはソース・ドレインとしてのｎ^＋型半導体領域３５が形成されている。 - 特許庁

Thus, a vertical pnp bipolar transistor is formed with the p+ type drain region 7d', the n type well region NW below it, and a p type silicon substrate 20, thereby, the surge immunity increases.例文帳に追加

したがって、ｐ+ 型ドレイン領域７ｄ′と、その下側のｎ型ウェル領域ＮＷと、ｐ型シリコン基板２０とで垂直方向のｐｎｐバイポーラトランジスタが形成されるので、サージ吸収能力が増大する。 - 特許庁

After etching off the polysilicon film 4 in the p-type MOS area A by a prescribed thickness, a resist 10 for gate pattern is formed and the gate electrodes of a p-type MOS and an n-type MOS are formed by anisotropic etching.例文帳に追加

ｐＭＯＳ領域Ａのポリシリコン膜４を所定の厚さ分だけエッチング除去した後、ゲートパターンのレジスト１０を形成し異方性ドライエッチングによりｐＭＯＳとｎＭＯＳのゲート電極１１，１２を形成する。 - 特許庁

On a GaN substrate 10, a first clad layer 14 of n-type AlGaN, an active layer 18, a second clad layer 24 of p-type AlGaN, and a contact layer 26 of p-type GaN are sequentially formed.例文帳に追加

ＧａＮ基板１０上に、ｎ型ＡｌＧａＮからなる第１クラッド層１４、活性層１８、ｐ型ＡｌＧａＮからなる第２クラッド層２４及びｐ型ＧａＮからなるコンタクト層２６が順次形成されている。 - 特許庁

In the surface of each portion of the p-type base layer 12 which is surrounded by each main trench 25 and each transverse trench 26, each n-type emitter layer 15 is so formed, that each central exposed portion 12a of the p-type base layer 12 is left in each layer 15.例文帳に追加

主及び横断トレンチ２５、２６で包囲されたｐ型ベース層１２の各部分の表面において、ｐ型ベース層１２の中心露出部分１２ａを残すようにｎ型エミッタ層１５が形成される。 - 特許庁

Subsequently, a p-type impurity is introduced below the n-type extension region 113 on the substrate 101 by taking at least the gate electrode 111a as a mask to form a p-type pocket region 114.例文帳に追加

続いて、少なくともゲート電極１１１ａをマスクとして、基板１０１におけるＮ型イクステンション領域１１３の下にＰ型不純物を導入することにより、Ｐ型ポケット領域１１４を形成する。 - 特許庁

Recesses (scribe line) 45 are cut in the P--type Si layer 25 beyond the N+-type Si layer 24, and a positive electrode 32 is filled into the recess 45 through the intermediary of a P+-type Si layer 26.例文帳に追加

半導体層２４、２５の裏面に、ｎ^+型Ｓｉ層２４を超えｐ^-型Ｓｉ層２５をもえぐる凹部（スクライブライン）４５があり、前記凹部４５のなかにｐ^+型Ｓｉ層２６を介して正電極３２が埋め込まれている。 - 特許庁

A gate oxide film 11ox and a gate electrode 11g, extending from the well region 23 for p-type channel up to the n-type medium-concentration drain region 24 via the p-type low-concentration well region 22, are formed.例文帳に追加

Ｐ型チャネル用ウエル領域２３上からＰ型低濃度ウエル領域２２上を介してＮ型中濃度ドレイン領域２４上にわたってゲート酸化膜１１ox及びゲート電極１１ｇが形成されている。 - 特許庁