「PMOS device」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a semiconductor device composed of an NMOS having a Si channel and a PMOS having an SiGe channel, wherein a tensile stress can be applied to the NMOS and dangling bonds can be reduced from the surface of the PMOS.例文帳に追加

Ｓｉチヤネルを有するＮＭＯＳとＳｉＧｅチャネルを有するＰＭＯＳで、ＮＭＯＳには引張り歪みを与える、ＰＭＯＳには、表面のダングリングボンドを減少させることができる半導体装置を提供する。 - 特許庁

To provide a method for greatly contributing to the reliability of a device, in which the TDDB (Time Dependent Dielectric Breakdown) of a PMOS is improved, and a gate leak current is effectively suppressed, by including a substance which can include charges infinitely in a conventional PMD.例文帳に追加

従来のPMDにチャージを無限に含むことができる物質を包含させることで、PMOSのTDDB(Time Dependent Dielectric Breakdown)向上またはゲート漏えい電流を效果的に抑制することができて、素子の信頼性に大きく寄与する方法を提供する。 - 特許庁

To restore characteristic deterioration of a PMOS transistor for switch element by NBTI (Negative Bias Temperature Instability) phenomenon in a semiconductor device provided with a switch circuit having the PMOS transistor for switch element.例文帳に追加

スイッチ素子用ＰＭＯＳトランジスタをもつスイッチ回路を備えた半導体装置において、ＮＢＴＩ現象によるスイッチ素子用ＰＭＯＳトランジスタの特性劣化を回復させる。 - 特許庁

To provide a semiconductor device allowing further miniaturization by clarifying the boundary between an NMOS transistor and a PMOS transistor, and allowing both threshold voltages of the NMOS transistor and the PMOS transistor to be set at a low value of a practical level.例文帳に追加

ＮＭＯＳとＰＭＯＳとの境界を明確化して更なる微細化を可能とし、ＮＭＯＳとＰＭＯＳとの閾値電圧を共に実用レベルの低い値に設定できる半導体装置を提供する。 - 特許庁

To provide a semiconductor storage device of which the GIDL current in many PMOS transistors in the semiconductor storage device is reducible.例文帳に追加

半導体記憶装置内の多数のＰＭＯＳトランジスタにおけるＧＩＤＬ電流を低減可能な半導体記憶装置を提供する。 - 特許庁

Therefore, there is provided a semiconductor device equipped with PMOS capable of preventing leakage current and improving the rate of the device.例文帳に追加

これによって、漏洩電流を防止して、素子の速度を向上させることができるＰＭＯＳを具備する半導体素子を形成することができる。 - 特許庁

This device for improving protection of ESD in CMOS buffer comprises a plurality of PMOS transistors (31-37) and a plurality of NMOS transistors (41-47) which are connected with the PMOS transistors in series and have a larger finger width W than a finger width W of the PMOS transistors so as to endure the current load increased in case of a static discharge.例文帳に追加

本発明は、複数のＰＭＯＳトランジスタ（３１〜３７）と、このＰＭＯＳトランジスタと直列に接続され、静電放電の場合に増加された電流負荷に耐えることができるようＰＭＯＳトランジスタのフィンガー幅Ｗ_Ｐよりも大きいフィンガー幅Ｗ_Ｎを有する複数のＮＭＯＳトランジスタ（４１〜４７）とを有するＣＭＯＳバッファにおけるＥＳＤ保護を向上させる装置に関する。 - 特許庁

METHOD OF FORMING NMOS/PMOS TRANSISTOR HAVING SOURCE/DRAIN INCLUDING STRESS SUBSTANCE, AND DEVICE FORMED BY THE SAME例文帳に追加

ストレス物質を含むソース／ドレーンを有するＮＭＯＳ／ＰＭＯＳトランジスターの形成方法及びそれによって形成された装置 - 特許庁

To provide a memory cell layout of a dual port semiconductor memory device including a PMOS scan transistor.例文帳に追加

ＰＭＯＳスキャントランジスタを含むデュアルポート半導体メモリ装置のメモリセルレイアウトを提供する。 - 特許庁

To provide a semiconductor device equipped with a CMOS improved in the characteristics of respective nMOS and pMOS transistors.例文帳に追加

ｎＭＯＳおよびｐＭＯＳそれぞれのトランジスタ特性の向上が図られたＣＭＯＳを備えた半導体装置を提供する。 - 特許庁

To reduce formation area of an nMOS transistor and a pMOS transistor that a semiconductor device includes.例文帳に追加

半導体装置が備えるｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの形成面積を縮小する。 - 特許庁

The first pMOS 130 with a gate G and a drain D connected thereto functions as a rectifying device for allowing a current to flow to the drain D from a source S.例文帳に追加

ゲートＧとドレインＤが接続している第１ｐＭＯＳ１３０は、ソースＳからドレインＤへ電流を通す整流素子として機能する。 - 特許庁

According to the structure of the droplet ejection device, a charging/discharging driving circuit 50 to which a PMOS 52A and an NMOS 52B are serially connected, is connected to a piezoelectric element 30.例文帳に追加

圧電素子３０には、ＰＭＯＳ５２ＡとＮＭＯＳ５２Ｂとが直列接続された充放電駆動回路５０が接続されている。 - 特許庁

To provide a semiconductor device capable of reducing dispersion in the drive capability of NMOS and PMOS transistors.例文帳に追加

ＮＭＯＳトランジスタとＰＭＯＳトランジスタの駆動能力のバラつきを減らすことができる半導体装置を提供する。 - 特許庁

To provide a high integration semiconductor device in which breakdown strength of a high breakdown strength PMOS transistor is ensured.例文帳に追加

高耐圧ＰＭＯＳトランジスタの耐圧を確保した高集積化された半導体装置を提供することを目的とする。 - 特許庁

The electrostatic-discharge protecting structure for use of a CMOS device having a pMOS transistor and an nMOS transistor contains an electrostatic trigger structure that uniformly triggers both outputs of the pMOS transistor and the nMOS transistor, to protect the device from both positive and negative electrostatic discharge situations.例文帳に追加

ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有するＣＭＯＳデバイス使用のための静電気放電保護構造は、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ両出力を均一にトリガする静電気トリガ構造を含み、正および負の静電気放電状態の両方から保護する。 - 特許庁

To propose an electrode structure for a semiconductor device capable of stably forming a metal silicide layer near a boundary between an NMOS region and a PMOS region, in a CMOS equipped with both of an NMOS transistor and a PMOS transistor.例文帳に追加

ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの双方を備えるＣＭＯＳにおいて、ＮＭＯＳ領域とＰＭＯＳ領域との境界部分付近にも、安定して金属シリサイド層を形成することができる半導体装置の電極構造を提案する。 - 特許庁

As a result, phosphorus can be prevented from permeating into an N-well 10 in the PMOS region, so that dispersion in the threshold voltage of a PMOS transistor to be formed is prevented and manufacture of a semiconductor device having CMOS structure containing MOS transistors of uniform characteristics can be realized.例文帳に追加

これにより、リンがｐＭＯＳ領域のｎウェル１０に入り込むことが防止でき、形成するｐＭＯＳトランジスタのしいき値電圧のばらつきを防止し、均一な特性のＭＯＳトランジスタを含むＣＭＯＳ構造の半導体装置の製造が実現できる。 - 特許庁

The semiconductor device by one embodiment of this invention is provided with NMOS transistors M1a and M1b which are cascade-connected between first and second terminals in and out, and a PMOS transistor M1c connected between a connection path n1 of the NMOS transistors M1a and M1b and a reference voltage terminal VREF.例文帳に追加

本発明の一態様による半導体装置は、第１および第２端子in,out間に縦続接続されるNMOSトランジスタＭ1a，Ｍ1bと、これらNMOSトランジスタＭ1a，Ｍ1bの接続経路ｎ１と基準電圧端子ＶREFとの間に接続されるPMOSトランジスタＭ1cとを備えている。 - 特許庁

In this waveform output device, each of PMOS transistors 21, 22 is successively turned 'OFF' to vary the resistance value between a PMOS transistor 23 and a power source VDD, and, on the basis of the varied resistance value, the amplitude of a waveform at a connecting point between the transistor 23 and an NMOS transistor 31 is controlled.例文帳に追加

ＰＭＯＳトランジスタ２１，２２のそれぞれが順次ＯＦＦになることにより、ＰＭＯＳトランジスタ２３と電源ＶＤＤとの間の抵抗値が可変し、可変した抵抗値に基づいて、ＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ３１との接続点における波形の振幅が制御される。 - 特許庁

When the semiconductor integrated device is in inactive state, high voltage is not applied to gate oxides of PMOS 71 and NMOS 72, because a signal line Ls5 and the gate of the PMOS 71 are short-circuited with a D-NMOS 73, and the signal Ls5 and the gate of the NMOS 72 are short-circuited with a D-NMOS 74.例文帳に追加

半導体集積装置が非活性状態では、信号線Ｌｓ５とＰＭＯＳ７１のゲートとがＤ−ＮＭＯＳ７３で短絡されると共に、信号線Ｌｓ５とＮＭＯＳ７２のゲートとがＤ−ＮＭＯＳ７４で短絡され、ＰＭＯＳ７１及びＮＭＯＳ７２のゲート酸化膜に、高電圧が印加されなくなる。 - 特許庁

A first transistor is an NMOS device, a second transistor is a PMOS device, and a CMOS device is constituted of the first and the second transistor.例文帳に追加

第１トランジスタがＮＭＯＳデバイスで第２トランジスタがＰＭＯＳデバイスであり、第１トランジスタと第２トランジスタとがＣＭＯＳデバイスを構成する。 - 特許庁

To provide a semiconductor device joined to another substrate to improve subthreshold characteristics of a PMOS transistor formed on a thinned substrate layer, and to provide a method of manufacturing the semiconductor device, and a display device.例文帳に追加

他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上することができる半導体装置、その製造方法及び表示装置を提供する。 - 特許庁

To provide a semiconductor device that is improved in electron mobility of an n-type MOS device (NMOS) and improved in hole mobility of a p-type MOS device (PMOS).例文帳に追加

ｎ型ＭＯＳデバイス（ＮＭＯＳ）の電子の移動度の向上、およびｐ型ＭＯＳデバイス（ＰＭＯＳ）のホールの移動度の向上した半導体装置および製造方法の提供。 - 特許庁

To provide a semiconductor device having an Si/SiGe gate electrode structure having appropriately controlled Ge concentration distribution and shape each in a pMOS and an nMOS suited for a fined CMOS semiconductor device.例文帳に追加

微細化されたＣＭＯＳ半導体装置に適したｐＭＯＳとｎＭＯＳにおいてそれぞれ適切に制御されたＧｅ濃度分布及び形状を有するＳｉ／ＳｉＧｅゲート電極構造を備えた半導体装置を提供することである。 - 特許庁

The semiconductor device 1 is a BiCMOS semiconductor device, and is such that a bipolar transistor 20, an NMOS transistor 30, and a PMOS transistor 40 are formed as semiconductor elements on a semiconductor substrate 10.例文帳に追加

半導体装置１は、ＢｉＣＭＯＳ半導体装置であり、半導体基板１０上に、半導体素子として、バイポーラトランジスタ２０、ＮＭＯＳトランジスタ３０およびＰＭＯＳトランジスタ４０が形成されている。 - 特許庁

To provide a semiconductor device capable of improving device properties of nMOS and pMOS even if microfabrication is performed, and its manufacturing method.例文帳に追加

微細化されてもｎＭＯＳ及びｐＭＯＳのそれぞれの素子特性を向上させることが可能な半導体装置及びその製造方法を提供することである。 - 特許庁

To provide a semiconductor device which contains CMOSFET having work functions suitable for PMOS and NMOS, using a gate insulating film of high dielectric constant, and to provide a method for manufacturing the device.例文帳に追加

高誘電率ゲート絶縁膜を用い、ＰＭＯＳ、ＮＭＯＳそれぞれに適した仕事関数を有するＣＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供する。 - 特許庁

To provide a display device capable of simplifying a process, by reducing power consumption and configuring a drive section for driving the display device made of only a PMOS transistor.例文帳に追加

消費電力を減少させて、表示装置を駆動するための駆動部をＰＭＯＳトランジスタだけで構成して、工程を単純化させることができる表示装置及びその駆動方法を提供する。 - 特許庁

To increase the mobility in a multi-gate device by introducing strain to the multi-gate device, thereby controlling and alleviating this strain for NMOS or PMOS.例文帳に追加

マルチゲートデバイスに歪を導入することにより、そしてＮＭＯＳまたはＰＭＯＳに対してこの歪を制御しながら緩和することにより、マルチゲートデバイス中の移動度を増大させる。 - 特許庁

To provide an IC stress control system capable of employing a shallow trench isolation portion so that PMOS device performance may be raised without deteriorating NMOS device performance.例文帳に追加

ＮＭＯＳデバイス性能を劣化させることなくＰＭＯＳデバイス性能を高めるように浅いトレンチ分離部が取り入れられるようにする集積回路応力制御システムを提供する。 - 特許庁

The tensile stress layer forms the compressive channel in a PMOS device, and the compressive stress layer forms the tensile channel in an NMOS device.例文帳に追加

伸張性の応力層は、ＰＭＯＳ装置において圧縮性のチャネルを形成し、圧縮性の応力層は、ＮＭＯＳ装置において伸張性のチャネルを形成する。 - 特許庁

To obtain a semiconductor device having good transistor characteristics by forming an oxide film having different thicknesses at ends of active regions in NMOS and PMOS regions of the device.例文帳に追加

半導体装置において、ＮＭＯＳ領域と、ＰＭＯＳ領域とで、活性領域端部において、厚みの異なる酸化膜を形成し、良好なトランジスタ特性を得る。 - 特許庁

To provide a method of fabricating a semiconductor device by which a threshold value voltage Vth can be lowered by realizing a surface channel CMOS device both in nMOS and pMOS.例文帳に追加

ｎＭＯＳとｐＭＯＳの両方ともにおいて表面チャネルＣＭＯＳ素子を実現してしきい値電圧Ｖ_thを低めることが可能な半導体素子の製造方法を提供すること。 - 特許庁

A CMOS semiconductor device comprises: a high-k gate dielectric with a theoretical metal:oxygen stoichiometry; an NMOS metal gate electrode containing an aluminide with a composition represented by M_xAl_y, where M is a transition metal, disposed on the high-k gate dielectric; and a PMOS metal gate electrode not containing an aluminide disposed on the high-k gate dielectric.例文帳に追加

理論的な金属：酸素化学量論比を有する高kゲート誘電体、前記高ｋゲート誘電体の上部に設置された、Mを遷移金属として、組成がM_xAl_yで表されるアルミナイドを含むNMOS金属ゲート電極、および前記高ｋゲート誘電体の上部に設置された、アルミナイドを含まないPMOS金属ゲート電極、を有するCMOS半導体デバイス。 - 特許庁

In the semiconductor device in which a PMOS transistor 30p and an NMOS transistor 30n are formed at a front surface side of an identical semiconductor substrate, the PMOS transistor 30p is formed in a stuck semiconductor layer 7 consisting of a plane orientation (110) Si different from a surface layer of the semiconductor substrate which is stuck and formed on the semiconductor substrate.例文帳に追加

同一の半導体基板の表面側に、ＰＭＯＳトランジスタ３０ｐとＮＭＯＳトランジスタ３０ｎとが形成された半導体装置において、ＰＭＯＳトランジスタ３０ｐは、半導体基板に貼り合せ形成された半導体基板の表面層とは異なる面方位（１１０）Ｓｉからなる貼り合せ半導体層７に形成されている。 - 特許庁

The semiconductor device comprises an NMOS transistor 1 having a gate (G) connected with a high potential side terminal VDD, and a PMOS transistor 2 having a gate (G) connected with a low potential side terminal GND wherein the source or drain (S/D) of the NMOS transistor 1 is connected electrically with the source or drain (S/D) of the PMOS transistor 2.例文帳に追加

高電位側の端子ＶＤＤにゲート（Ｇ）を接続したＮＭＯＳトランジスタ１と、低電位側の端子ＧＮＤにゲート（Ｇ）を接続したＰＭＯＳトランジスタ２とを有し、ＮＭＯＳトランジスタ１のソースまたはドレイン（Ｓ／Ｄ）と、ＰＭＯＳトランジスタ２のソースまたはドレイン（Ｓ／Ｄ）とを電気的に接続する。 - 特許庁

A semiconductor device is the PMOS transistor formed on an active region 104 of a semiconductor substrate 101 isolated by an element isolation region 102, and the PMOS transistor has a gate insulating film 105b formed on the active region 104, a gate electrode 106b formed on the gate insulating film, a sidewall 108b, and a source/drain diffused layer region 107b.例文帳に追加

半導体装置は、半導体基板１０１における素子分離領域１０２によって分離された活性領域１０４上に形成されたＰＭＯＳトランジスタであって、このＰＭＯＳトランジスタは、活性領域１０４上に形成されたゲート絶縁膜１０５ｂと、ゲート絶縁膜上に形成されたゲート電極１０６ｂと、サイドウォール１０８ｂと、ソース・ドレイン拡散層領域１０７ｂとを備える。 - 特許庁

The semiconductor integrated circuit device comprises for example: T switch circuits TS[k] disposed between input ports A[k] and an input terminal Ain of an analog-digital conversion circuit ADC and each including PMOS transistors MP1, MP2, MPc and NMOS transistors MN1, MN2, MNc; and a PMOS transistor MPu for pre-charging Ain to a supply voltage VCCA.例文帳に追加

例えば、入力ポートＡ［ｋ］とアナログ・ディジタル変換回路ＡＤＣの入力端子Ａｉｎの間に設けられＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰｃおよびＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮｃを含んだＴ型スイッチ回路ＴＳ［ｋ］と、Ａｉｎを電源電圧ＶＣＣＡにプリチャージするＰＭＯＳトランジスタＭＰｕを備える。 - 特許庁

In the semiconductor device, a pMOS transistor and nMOS transistor are provided on an identical semiconductor substrate, and gate electrodes of the MOS transistors are made of a metal or metallic compound.例文帳に追加

同一半導体基板上にｐＭＯＳトランジスタとｎＭＯＳトランジスタとを有し、これらＭＯＳトランジスタのゲート電極が金属あるいは金属化合物からなる材料で形成された半導体装置である。 - 特許庁

To provide a differential amplifier circuit and an integrated circuit device that suppress generation of an output offset voltage by maximally preventing occurrence of NBTI in two PMOS transistors constituting a differential pair.例文帳に追加

差動対を構成する２つのＰＭＯＳトランジスターにおけるＮＢＴＩの発生を可能な限り防ぐことにより出力オフセット電圧の発生を抑制可能な差動増幅回路及び集積回路装置を提供すること。 - 特許庁

A semiconductor device 1 comprises a plurality of PMOS transistors formed on a substrate 8, and a plurality of NMOS transistors formed on the substrate 8.例文帳に追加

本発明に係る半導体装置１は、基板８上に形成された複数のＰＭＯＳトランジスタと、基板８上に形成された複数のＮＭＯＳトランジスタとを備える。 - 特許庁

Well-bias selectors of PMOS and NMOS select the highest or lowest effective voltage to apply respectively and bias a corresponding well area so as not to impose an excess electrical stress on a device switching terminal.例文帳に追加

ＰＭＯＳおよびＮＭＯＳウェル・バイアスセレクタは、それぞれ、有効な最高または最低電圧を選択して印加し、対応するウェル領域をバイアスし、デバイススイッチング端子に過剰な電気的ストレスがかからないようにする。 - 特許庁

To provide a method of manufacturing a semiconductor device using a tungsten film for its gate, source, or drain electrode, which can reduce an nMOS-pMOS resistance difference.例文帳に追加

ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、ｎＭＯＳとｐＭＯＳ間での抵抗差を低減可能な半導体装置の製造方法を提供する。 - 特許庁

This device consists of a PMOS transistor Mp11 supplying read potential, NMOS transistors Mn11 and Mn12 supplying standby potential and NMOS transistors Mn131 and Mn132 supplying write potential.例文帳に追加

読み出し電位を供給するＰＭＯＳトランジスタＭｐ１１、待機電位を供給するＮＭＯＳトランジスタＭｎ１１、Ｍｎ１２、書き込み電位を供給するＮＭＯＳトランジスタＭｎ１３１、Ｍｎ１３２を用いた構成とする。 - 特許庁