「Parasitic capacitance」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To improve high-frequency characteristic by eliminating parasitic capacitance on the side surface of a p-type semiconductor layer in a protective diode formed on a substrate.例文帳に追加

基板上に作成された保護ダイオードにおけるｐ型半導体層の側面での寄生容量をなくし、高周波特性を向上させる。 - 特許庁

Thereby, a precharge amount in a parasitic capacitance of the light emitting element is made variable, and as a result, occurrence of shadowing is suppressed.例文帳に追加

これにより発光素子の寄生容量へのプリチャージ量が可変され、結果としてシャドーイングの発生度合いを抑制させることができる。 - 特許庁

In the transistors M21 and M22 to M2n, parasitic capacitance is changed by the gate control voltages Vcnt1 and Vcnt2 to Vcntn.例文帳に追加

トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎは、ゲート制御電圧Ｖｃｎｔ１，Ｖｃｎｔ２，…，Ｖｃｎｔｎによって寄生容量が変化する。 - 特許庁

To improve operation speed of a semiconductor device by sufficiently reducing parasitic capacitance added to the semiconductor device.例文帳に追加

半導体装置に付加される寄生容量を十分に低減させ、半導体装置の動作速度を向上させる。 - 特許庁

Similarly, when a parasitic capacitance C2 of a transistor M2 is charged, the current mirror circuit CMC2 charges a capacity 4.例文帳に追加

トランジスタＭ２の寄生容量Ｃ２を充電する際にも同様にカレントミラー回路ＣＭＣ２が容量Ｃ４を充電する。 - 特許庁

To reduce parasitic capacitance formed between a bit line for reading out the signal of a memory cell and a signal transmission line disposed on the upper layer thereof.例文帳に追加

メモリセルの信号を読み出すビット線とその上層に配置された信号伝送線との間に形成される寄生容量を低減する。 - 特許庁

To speed up the operation of a semiconductor device by reducing parasitic capacitance between each poly-plug and each gate electrode and reducing the resistance of the poly-plug itself.例文帳に追加

ポリプラグとゲート電極の間の寄生容量を低下させ、ポリプラグ自身の抵抗を低下させて、半導体装置の動作の高速化を図る。 - 特許庁

To approximately make level shifts which occur in pixel potentials caused by a parasitic capacitance that parasitically exists in a scanning signal line, uniform within a display screen.例文帳に追加

走査信号線に寄生的に存在する寄生容量に起因して画素電位に生じるレベルシフトを表示面内で略均一にする。 - 特許庁

To reduce the area and the number of processes of a semiconductor device capable of reducing the gate-drain parasitic capacitance.例文帳に追加

ゲート−ドレイン間寄生容量を低減できる半導体装置の面積を低減し、工程数を削減する。 - 特許庁

To make a digital conversion error small without making the output impedance of an analog voltage source small and also without making the parasitic capacitance small.例文帳に追加

アナログ電圧源の出力インピーダンスを小さくすることなく、且つ寄生容量を小さくすることなく、デジタル変換誤差を少なくすること。 - 特許庁

To decrease a parasitic capacitance of a pad electrode of a surface-emitting laser element, and to decrease an internal heat stress generated in a mesa post.例文帳に追加

面発光レーザのパッド電極の寄生容量を低減し、且つ、メサポストに発生する内部熱応力を低減する。 - 特許庁

To provide a hetero-junction bipolar transistor in which a parasitic capacitance can be reduced further, and its manufacturing method.例文帳に追加

寄生容量をより一層低減することができるヘテロ接合バイポーラトランジスタ及びその製造方法を提供する。 - 特許庁

To provide a temperature variable resistance circuit which relaxes the parasitic capacitance of a thermistor at high frequency bands has constant impedance.例文帳に追加

高周波帯域において、サーミスタの寄生容量を緩和し、インピーダンスが一定の値をとる温度可変抵抗回路を提供すること。 - 特許庁

To suppress vertical stripes caused by coupling of a parasitic capacitance between adjacent signal lines when video signals are written.例文帳に追加

映像信号を書き込むときの隣接信号線間の寄生容量によるカップリングに起因する縦スジを抑制する。 - 特許庁

To provide a communication circuit module that effectively lowers parasitic capacitance and improves the performance of a circuit structure.例文帳に追加

発生される寄生容量を効果的に低下し、回路構造の性能を高めることができる通信回路モジュールを提供する。 - 特許庁

To provide a semiconductor device in which parasitic capacitance can be reduced at the gate electrode part, and to provide its fabricating method.例文帳に追加

ゲート電極部の寄生容量を低減できるようにした半導体装置及びその製造方法を提供する。 - 特許庁

To provide a method for forming an air gap under the end of a gate electrode to reduce the parasitic overlap capacitance of a gate end.例文帳に追加

ゲート端部の寄生オーバーラップキャパシタンスを下げるために、ゲート電極の端部の下にエアギャップを形成する方法を提供する。 - 特許庁

To reduce a parasitic capacitance between a pixel electrode and a wiring and to reliably shield a region in the vicinity of an outer peripheral part of the pixel electrode from light.例文帳に追加

画素電極と配線との間の寄生容量を低減し、且つ画素電極の外周部近傍の領域を確実に遮光する。 - 特許庁

Further, with the density set in the above way, high-speed operations can be performed by reducing the resistance and the parasitic capacitance.例文帳に追加

更に、上記濃度設定により、抵抗値及び寄生容量を低減させて高速動作を可能とすることができる。 - 特許庁

To provide a semiconductor device which reduces a parasitic capacitance developed in an isolation part and has a photodiode having a high input sensitivity.例文帳に追加

分離部分に発生する寄生容量が低減されるとともに、入力感度の高いホトダイオードを有する半導体装置を得る。 - 特許庁

To provide a circuit for attenuation of radio frequency signals that does not introduce parasitic capacitance that limits the dynamic range, and that has a low insertion loss.例文帳に追加

ダイナミックレンジを制限する寄生キャパシタンスを持ち込まず、挿入損失の低い無線周波数信号の減衰回路を提供する。 - 特許庁

To provide a method for forming a fine pattern multilayer interconnection structure having low contact resistance and parasitic capacitance.例文帳に追加

接続抵抗及び寄生容量が小さく、微細化した多層配線構造を形成する方法を提供する。 - 特許庁

To provide a semiconductor element having a self-aligned contact with which the parasitic capacitance between the conductive contact and a conductive layer can be minimized.例文帳に追加

導電性コンタクトと導電層間の寄生キャパシタンスを最小化できる自己整合コンタクトを具備する半導体素子を提供する。 - 特許庁

The switching element 5 is connected in parallel with the capacitor 10 for smoothing so that the parasitic capacitance 5c is negligible.例文帳に追加

スイッチ素子５は平滑用コンデンサ１０と並列接続しているので、その寄生容量５ｃは無視できる。 - 特許庁

A parasitic capacitance Cp of the transistor and an external capacitor element are used individually or in combination for forming the capacitor C.例文帳に追加

トランジスタの寄生容量Ｃｐ，外部容量素子を単独で、または組み合せてキャパシタＣを形成する。 - 特許庁

To provide a MEMS device which has a small parasitic capacitance applied to a MEMS element through a semiconductor substrate and is superior in reliability.例文帳に追加

半導体基板を介してＭＥＭＳ素子に印加される寄生容量が小さく、信頼性に優れたＭＥＭＳ装置を提供する。 - 特許庁

To provide an amorphous-silicon thin film transistor for minimizing a parasitic capacitance and a shift register having the same.例文帳に追加

寄生容量を最小化するための非晶質−シリコン薄膜トランジスタとこれを有するシフトレジスタを提供する。 - 特許庁

To provide a semiconductor device having an element isolation structure capable of reducing the parasitic capacitance of a transistor remarkably.例文帳に追加

トランジスタの寄生容量を著しく低減することが可能な素子分離構造を有する半導体装置を提供する。 - 特許庁

In the assembly method, the connection electrodes of the IC chip 2 are directly connected to the electrode of the crystal vibrator, enabling reducing parasitic capacitance.例文帳に追加

組立方法ではＩＣチップの接続電極と水晶振動子電極を直接ボンディングするので寄生容量を小さくできる。 - 特許庁

To extend the frequency characteristic by cancelling the input parasitic capacitance at an input terminal of an preamplifier for an HDD device.例文帳に追加

ＨＤＤ装置用プリアンプの入力端子での入力寄生容量をキャンセルして周波数特性を伸ばすことを目的とする。 - 特許庁

Higher throughput speeds in the address and data paths can be obtained by the significant reduction in undesired parasitic capacitance.例文帳に追加

不所望な寄生容量の大幅な低減により、アドレスおよびデータ経路でのより高いスループット速度が可能になる。 - 特許庁

To provide a method of manufacturing a semiconductor device which can reduce a parasitic capacitance in a wiring layer while shortening manufacturing steps.例文帳に追加

製造工程の短縮を図りつつ、配線層の寄生容量の低減を可能とした半導体装置の製造方法を提供する。 - 特許庁

The state is held for a prescribed period and the whole charge generated by the EL element 12 within the period is stored in the parasitic capacitance 13.例文帳に追加

この状態は所定の期間保持され、その期間内にEL素子１２により発生された全ての電荷が寄生容量１３に蓄積される。 - 特許庁

To provide a capacitive element in which a high Q can be sustained by decreasing series resistance without increasing a parasitic capacitance between a lower electrode and a substrate.例文帳に追加

下部電極と基板間の寄生容量を増加させずに、直列抵抗を小さくし、高いＱ値を保つことのできる容量素子を提供すること。 - 特許庁

Thereby, potential difference appearing between bit lines BL and /BL does not depend on parasitic capacitance, more potential difference can be obtained.例文帳に追加

これにより、ビット線ＢＬ，／ＢＬ間に現れる電位差がビット線の寄生容量に依存しなくなり、より大きな電位差を得ることができる。 - 特許庁

The reference voltage output points Va to Vd are respectively connected to a point A with a parasitic capacitance via analog switches SWA to SWD.例文帳に追加

基準電圧出力点Ｖａ〜Ｖｄは，それぞれアナログスイッチＳＷＡ〜ＳＷＤを介して，寄生容量を有するＡ点に接続されている。 - 特許庁

To provide a semiconductor device which restricts increase in an element size and a parasitic capacitance, and reduces base resistance, and its manufacturing method.例文帳に追加

素子サイズおよび寄生容量の増大が抑制され、ベース抵抗が低減された半導体装置およびその製造方法を提供する。 - 特許庁

To obtain a result enhanced in accuracy from circuit simulation by taking into account the parasitic capacitance element to occur between resistance elements.例文帳に追加

抵抗素子間に発生する寄生容量素子をも考慮した回路シミュレーションが実施でき、回路シミュレーション結果の高精度化を図る。 - 特許庁

To provide a semiconductor optical element that reduces parasitic capacitance and suppresses deterioration in high-temperature characteristics.例文帳に追加

寄生キャパシタンスの低減及び高温特性の劣化の抑制が可能な半導体光素子を提供する。 - 特許庁

To provide a semiconductor device and its manufacturing method, with which parasitic capacitance between a collector and a base can be suppressed optimally.例文帳に追加

コレクタ−ベース間の寄生容量を好適に抑制することのできる半導体装置およびその製造方法を提供する。 - 特許庁

To provide a vibrator for reducing a parasitic capacitance between electrode terminals so as to sufficiently utilize its own characteristics and to provide a micro resonator.例文帳に追加

電極端子間の寄生容量を低減して、振動子としての特性を十分に生かすことのできる振動子、マイクロレゾネータを提供する。 - 特許庁

To provide a semiconductor apparatus having a large parasitic capacitance in order to achieve a highly reliable semiconductor apparatus.例文帳に追加

信頼性の高い半導体装置を実現するために、寄生容量の大きな半導体装置を提供する。 - 特許庁

Thus, adhesiveness of the stopper portion 17 and the planarity is enhanced and a parasitic capacitance of the drive electrode 15 can be reduced.例文帳に追加

これにより、ストッパ部１７の密着性、平坦性を高めることができると共に、駆動電極１５の寄生容量を小さくすることができる。 - 特許庁

To provide a semiconductor apparatus capable of reducing a parasitic capacitance between wirings by an air gap, and of forming a stable air gap.例文帳に追加

エアギャップにより配線間の寄生容量を低減しつつ、安定したエアギャップを形成できる半導体装置を提供する。 - 特許庁

By the voltage distribution circuit of this invention, the influence of the parasitic capacitance existing in the two or more pieces of 2nd resisters can be reduced.例文帳に追加

本発明による電圧分配回路によると、複数個の第２抵抗器に存在する寄生キャパシタンスの影響を減らすことができる。 - 特許庁