「Parasitic capacitance」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

Thereby, when the portable radio unit is approached to a human body with the parasitic element 1-1 inside, the capacitance C between the parasitic element 1-1 and the human body becomes larger, and the electrical length of the parasitic element 1-1 looks longer, and operates as a reflector.例文帳に追加

これにより、無給電素子１−１を内側にして携帯無線機を人体に接近させた場合は、無給電素子１−１と人体の間の容量Ｃが大きくなり、無給電素子１−１は、その電気的長さが長く見え、反射器として働く。 - 特許庁

As the first wiring pattern and the second wiring pattern are in the identical shape, it is possible to equalize magnitudes of a parasitic resistance, a parasitic capacitance and a parasitic inductance of the first wiring pattern with those of the second wiring pattern so that a plurality of semiconductor devices to be inspected can be inspected in the identical inspection condition.例文帳に追加

第１の配線パターンと第２の配線パターンとが同一形状であるため、配線の電気的特性である寄生抵抗，寄生容量，寄生インダクタの大きさが互いに等しくでき、複数個の被検査半導体装置を同一の検査条件で検査できる。 - 特許庁

To suppress adverse effects from unwanted radiation from an IC, while suppressing deterioration of the characteristics of an inductor due to the influence of parasitic resistance, parasitic capacitance, parasitic inductance, and the like of wiring, and the like, when the inductor that functions as a filter is provided, in a module which separately from a function integrated within the IC.例文帳に追加

ＩＣ内に集積する機能とは別にモジュール内にフィルタとして機能するインダクタを設ける場合において、配線等の寄生抵抗、寄生容量、寄生インダクタンス等の影響によるインダクタの特性劣化を抑制しつつ、ＩＣからの不要輻射の悪影響を抑制可能とする。 - 特許庁

To provide a semiconductor memory module which reduce parasitic capacitance and parasitic inductance on a signal transmission line to reduce distortion of the signal waveform.例文帳に追加

信号伝送路に付随する寄生容量および寄生インダクタンスを低減して、信号波形の歪みを低減した半導体記憶装置モジュールを提供する。 - 特許庁

To provide a subunit substrate effective to reduce a ground bounce generated by the resonance of an LC resonance circuit composed of parasitic capacitance and parasitic inductance.例文帳に追加

寄生容量と寄生インダクタンスのＬＣ共振回路の共振により生じるグランドバウンスの低減に有効なサブユニット基板を提供する。 - 特許庁

Parasitic capacitance or parasitic inductance between the drain terminal of the FET (Q2) and the second harmonic matching circuit 8 on the post-stage can be reduced and power efficiency can be improved.例文帳に追加

ＦＥＴ(Ｑ２)のドレイン端子と、その後段の２倍波整合回路８との間の寄生容量や寄生インダクタンスを小さくすることができ、電力効率を向上させることができる。 - 特許庁

To extract parasitic capacitance and parasitic resistance of a layout of a reduced process product without newly designing the layout data of the reduced process product.例文帳に追加

縮小プロセス製品のレイアウトデータを新規に設計することなく、縮小プロセス製品のレイアウトの寄生容量及び寄生抵抗を抽出する。 - 特許庁

To reduce parasitic capacitance of an analog switch and noise leaking into a signal path through a parasitic resistance and to make a noise gain to noise of an amplifier small in an analog signal selection circuit.例文帳に追加

アナログ信号選択回路において、アナログスイッチの寄生容量や寄生抵抗を介して信号経路に漏れ込む雑音を低減するとともに、増幅器の雑音に対するノイズゲインを小さくすること。 - 特許庁

To simultaneously reduce the parasitic resistance of a gate and source drain, the parasitic capacitance of the source drain and leakage due to punch-through or DIBL.例文帳に追加

ゲート、ソースドレインの寄生抵抗の低減、ソースドレインの寄生容量の低減、パンチスルーやＤＩＢＬによるリークの低減を同時に実現する。 - 特許庁

The radio signal receiver is provided with: an antenna element 21 which receives a radio signal; a parasitic element 22 which is arranged closely to the above antenna element; and a variable capacitance element 23 interposed between the parasitic element and the ground.例文帳に追加

無線信号を受信するアンテナ素子２１と、 前記アンテナ素子に近接配置した寄生素子２２と、 前記寄生素子と接地との間に介在させた可変静電容量素子２３と、を備えたことを特徴とする無線信号受信装置。 - 特許庁

To provide a semiconductor device capable of reducing a spiral inductor included in a VCO, a parasitic inductor added to wiring for connecting a MOS varactor and/or parasitic capacitance.例文帳に追加

ＶＣＯに含まれるスパイラルインダクタとＭＯＳバラクタを接続する配線に付加される寄生インダクタ、および／または寄生容量を低減することができる半導体装置を提供する。 - 特許庁

To remarkably reduce parasitic capacitance without increasing parasitic impedance to improve a cutoff frequency (f_T) without lowering a maximum oscillation frequency (f_max).例文帳に追加

寄生インピーダンスを増加させることなく寄生容量を大幅に低減し、最大発振周波数（ｆ_ｍａｘ）を低下させることなく遮断周波数ｆ_Ｔ）を向上させることができる。 - 特許庁

This brings about a structure of complex outer base that is adjacent to an emitter 22 and not adjacent to a collector 20 and consequently a base parasitic resistance reduces with the reduction of parasitic capacitance between the collector and outer base.例文帳に追加

これは、トランジスタのエミッタ２２０に近接するがコレクタ２０には近接しない複合外部ベース構造をもたらし、結果として、ベース寄生抵抗が、コレクタ／外部ベース寄生容量と共に低減する。 - 特許庁

To provide a structure of a semiconductor device by using a SOI substrate whose parasitic capacitance is reduced while a fluctuation of parasitic bipolar by a substrate floating effect and a threshold voltage by a support substrate bias is prevented and to provide a manufacturing method of the structure.例文帳に追加

基板浮遊効果による寄生バイポーラ、および支持基板バイアスによるしきい値電圧の変動を防止しつつ、寄生容量の低減を可能とするＳＯＩ基板を用いた半導体装置の構造およびその製造方法の提供。 - 特許庁

The base layer 10 is thereby made thin while reducing the parasitic capacitance and parasitic resistance incident to sealing-down resulting in a semiconductor device exhibiting excellent high speed response.例文帳に追加

その結果、ベース層１０の薄膜化と、微細化による寄生容量及び寄生抵抗の低減を両立させ、高速応答性に優れた半導体装置となる。 - 特許庁

Further, a branch is formed on the gate line, a protective capacitor is formed by the branch and the data line, the protective capacitor is arranged in parallel with the parasitic capacitor, and the electric capacitance of the protective capacitor is less than that of the parasitic capacitor.例文帳に追加

ゲートラインには更に分岐部が設けられており、分岐部とデータラインとで保護容量を形成し、保護容量は浮遊容量と並列して配置され、且つ、保護容量の電気容量は浮遊容量の電気容量より小さい。 - 特許庁

Moreover, it is possible to perform the high-speed on-off control by reducing the area and the parasitic capacitance parasitic on an output end 110 by sharing the use of the output current generator 101.例文帳に追加

また、出力電流生成器１０１の構成を兼ねることにより面積を減少し、出力端１１０に付く寄生容量を減らして高速にオン／オフ制御することができる。 - 特許庁

To provide an equalizer circuit for switching a gain of high frequency which prevents the occurrence of errors due to a parasitic resistance and a parasitic capacitance of a switch.例文帳に追加

高周波のゲインを切り替えるイコライザ回路において、スイッチの寄生抵抗、寄生容量による誤差の生じないイコライザ回路を提供する。 - 特許庁

To provide a thin-film magnetic head wiring member capable of measuring electric characteristics without increasing parasitic capacitance and parasitic inductance at a high frequency, an HGA, an HGA inspection method, and an HGA manufacturing method.例文帳に追加

高周波における寄生容量及び寄生インダクタンスを増大させることなく、電気的特性を測定することが可能な薄膜磁気ヘッド用配線部材、ＨＧＡ、ＨＧＡの検査方法及びＨＧＡの製造方法を提供する。 - 特許庁

To solve the problem with an electrooptical apparatus that, as the distance between a selected pixel and a data line driving circuit increases, the pixel cannot be sufficiently charged within a selection period due to a parasitic resistance, parasitic capacitance, etc.例文帳に追加

電気光学装置において、選択された画素とデータ線駆動回路との距離が遠くなると、寄生抵抗，寄生容量などに起因して選択期間内に画素を十分に充電できない。 - 特許庁

To solve the problem that pixels cannot sufficiently be charged during a selected period due to parasitic resistance, parasitic capacitance or the like in an electro-optical device when selected pixels and a data line drive circuit become distant from each other.例文帳に追加

電気光学装置において、選択された画素とデータ線駆動回路との距離が遠くなると、寄生抵抗，寄生容量などに起因して選択期間内に画素を十分に充電できない。 - 特許庁

A transistor for causing only a parasitic current by resistance and parasitic capacitance to flow to a Vcc or a GND is connected to the gate of the driver transistor to clamp a gate voltage.例文帳に追加

ドライバートランジスタのゲートに抵抗と寄生容量による寄生電流のみをＶｃｃもしくはＧＮＤに流すトランジスタを接続し、ゲート電圧をクランプをさせる構成とした。 - 特許庁

Also, as a driving current at of reproduction is small, a transistor P4 may be small-sized, as parasitic capacitance Cjs_2 is small, discharge of parasitic capacitor is quick, and high speed driving can be realized.例文帳に追加

また、再生時の駆動電流は小さいためトランジスターＰ４は小型でよく寄生容量Ｃｊｓ２が小さいことから寄生容量の放電も速やかであり、高速駆動を実現できる。 - 特許庁

A part S with a high electric field strength, that determines a capacitance of a capacitive coupling between a feeding radiation electrode 3 and a parasitic feeding radiation electrode 4 in the feeding radiation electrode 3, and the parasitic feeding radiation electrode 4 is selected to be a non-cutting region.例文帳に追加

給電放射電極３と無給電放射電極４における給電放射電極３と無給電放射電極４間の容量結合の容量を決定付けている電界の大きな部位Ｓを非切削領域と定める。 - 特許庁

To prevent generation of parasitic capacitance between anode electrodes of each organic EL element of two pixels when auxiliary capacitance is formed over between the two pixels.例文帳に追加

補助容量を２つの画素間に跨って形成するに当たり、２つの画素の各有機ＥＬ素子のアノード電極間に寄生容量が発生しないようにする。 - 特許庁

To reduce parasitic capacitance of a plurality of capacitance elements and improve relative accuracy in a semiconductor device where a plurality of capacitive elements are formed on an element isolating insulation film.例文帳に追加

素子分離絶縁膜上に複数の容量素子が形成された半導体装置において、複数の容量素子の寄生容量を低減するとともに、相対精度の向上を図る。 - 特許庁

To improve circuit simulation accuracy by extracting parasitic capacitance (overlapping capacitance value) of overlapped portions of a gate electrode and source/drain regions of a MOS transistor by using a small-area test pattern and precision is improved.例文帳に追加

ＭＯＳトランジスタのゲート電極とソース／ドレイン領域の重なり部分の寄生容量（オーバーラップ容量値）を小面積のテストパターンにより高精度に抽出して回路シミュレーション精度を向上する。 - 特許庁

Thus, equivalent input capacitance, formed by the mirror effect due to the parasitic capacitance, is eliminated, then the load is not imposed on the control circuit 26, and then reduction of power consumption and the miniaturization are realized.例文帳に追加

その結果、寄生容量が原因でミラー効果により形成される等価入力容量が解消し、制御回路２６に負担がかからず低消費電力化、小型化を実現できる。 - 特許庁

The wiring pattern of a semiconductor device is approximated to a columnar approximation pattern which is then used for calculating a capacitance approximating the parasitic capacitance of the wiring pattern.例文帳に追加

半導体装置の配線パターンを円柱形の近似パターンに近似し、その近似パターンを用いて、配線パターンの寄生容量を近似した近似寄生容量を算出する。 - 特許庁

To provide a charge pump circuit capable of reducing reference leak and interference spurious by suppressing an effect of parasitic capacitance (stray capacitance) and suppressing voltage fluctuation of a control signal.例文帳に追加

寄生容量（浮遊容量）の影響を抑制し、制御信号の電圧変動を抑えることで、リファレンスリークや妨害スプリアスを少なくすることが可能なチャージポンプ回路を提供する。 - 特許庁

To appropriately suppress luminance change resulting from variation and fluctuation in mobility of a drive transistor even when a retention capacitance or a parasitic capacitance of an electro-optic element is not secured sufficiently.例文帳に追加

保持容量や電気光学素子の寄生容量が十分に確保されてない場合でも、駆動トランジスタの移動度のばらつきや変動に起因する輝度変化を適切に抑制できるようにする。 - 特許庁

To provide a display device which improves the bootstrap gain by reducing the capacitance value of the parasitic capacitance of a write-in transistor and obtains a good-quality display image without damaging uniformity of the screen.例文帳に追加

書込みトランジスタの寄生容量の容量値を低減することで、ブートストラップゲインを向上し、画面のユニフォーミティを損なうことなく、良質な表示画像を得る。 - 特許庁

To provide a semiconductor device equipped with a capacity measuring circuit for reducing the necessary number of pads, and for separating and measuring capacitance(parasitic capacitance) among three or more conductor members.例文帳に追加

必要なパッド数を低減しつつ，３つ以上の導体部材間の容量（寄生容量）を分離して測定しうる容量測定回路を備えた半導体装置を提供する。 - 特許庁

The memory cell MC1 to memory cell MCm, a bit line insertion capacitance Cb1 and a bit line parasitic capacitance Ck1 are connected to the bit line BL.例文帳に追加

ビット線ＢＬには、メモリセルＭＣ１、・・・、メモリセルＭＣｍ、ビット線挿入キャパシタＣｂ１、及びビット線寄生容量Ｃｋ１が接続される。 - 特許庁

In this case, a relation of slew rate Δt=CR holds (here, C=internal parasitic capacitance of LSI+load capacitance of a liquid crystal panel), therefore, it becomes easy to set a resistor value suitable for a load amount.例文帳に追加

この場合、スルーレートΔｔ＝ＣＲ（ここで、Ｃ＝ＬＳＩ内部寄生容量＋液晶パネル負荷容量）の関係が成り立つため、負荷の大きさに適した抵抗値の設定が容易となる。 - 特許庁

Since the source and drain voltages of the N type FET 20 are applied to almost the same potential through resistors Rs and Rd, a capacitance of parasitic capacitance Cds is fixed.例文帳に追加

Ｎ型ＦＥＴ２０のソースおよびドレイン電圧は抵抗ＲｓおよびＲｄを介してほぼ同電位に印加されているため、寄生容量Ｃｄｓの容量は一定となる。 - 特許庁

The capacitive pressure sensor 4 that is a pressure sensor for detecting the absolute pressure includes a capacitance detection means and a parasitic capacitance detection means.例文帳に追加

提案する静電容量式圧力センサ４は、絶対圧を検出する圧力センサであり、静電容量検出手段、寄生容量検出手段、を有する。 - 特許庁

To provide a variable capacitance element low in parasitic resistance, relatively wide in the range of a capacitance variation, and excellent in frequency characteristics, and a method for manufacturing the same, and to provide a voltage-controlled oscillator.例文帳に追加

寄生抵抗が小さく、且つ、可変できる容量の幅を比較的大きく取ることができる周波数特性の良い可変容量素子及び可変容量素子の製造方法並びに電圧制御発振装置を提供すること。 - 特許庁

An image signal memory 124 is connected to the gate of the second transistor 122, between the gate and a reference voltage line 108, while a parasitic capacitance 119 is present between the gate and the scanning signal line 109(i), and an additional capacitance 129 is further connected.例文帳に追加

第２のトランジスタ１２２のゲートには、基準電圧線１０８との間に画像信号メモリ１２４が接続され、また、走査線１０９（i）との間には寄生容量１１９が存在し、さらに、付加容量１２９が接続される。 - 特許庁

In such a manner, both parasitic capacitance arising between the drain lines 2 and data lines 7 and between the drain line 2 and the adjusting capacitance line 50 are equalized for each drain line 2, therefore, the signal delay difference in each drain line is eliminated, and the display quality is improved.例文帳に追加

これによって、ドレイン線２とデータ信号線７及び調整容量線５０の間に生じる寄生容量が各ドレイン線２で等しくなるため、ドレイン線毎の信号遅延の差が無くなり、表示品質が向上する。 - 特許庁

By reducing the parasitic capacitance of the sub-bit line and increasing the off resistance of a cell transistor as necessary in the divisional bit method, the capacitance of a capacitor can be set to 1/10 of a normal DRAM or less.例文帳に追加

分割ビット方式でサブビット線の寄生容量が低減し、かつ、セルトランジスタのオフ抵抗を必要に応じて高いものとすることによって、キャパシタの容量を通常のＤＲＡＭの１／１０以下とすることができる。 - 特許庁

To provide a transistor structure capable of withstanding short-circuit effects, having small parasitic capacitance in the vicinity of the source-drain, and having a small leak current and a small junction capacitance at the source-drain junction.例文帳に追加

短チャネル効果に強く、ソースドレイン近傍の寄生抵抗が低く、ソースドレイン接合のリーク電流及び接合容量が小さいトランジスタ構造の提供。 - 特許庁

To ensure high speed operation by lessening a parasitic capacitance ratio with respect to intrinsic capacitance without causing an increase of a device area in a field effect transistor, and to provide a method of manufacturing the same.例文帳に追加

電界効果型トランジスタ及びその製造方法に関し、デバイス面積の増大を招くことなく、真性容量に対する寄生容量比を低減して高速動作を可能にする。 - 特許庁

To provide class AB power amplifier employing an ultra-low voltage CMOS for applications with small load impedance, which utilizes gate-source parasitic capacitance of a device for the compensation capacitance.例文帳に追加

補償容量としてそのデバイスのゲート・ソース寄生容量を利用して負荷インピーダンスが低いアプリケーション用の超低電圧ＣＭＯＳのＡＢ電力増幅器を得る。 - 特許庁

The parasitic capacitance at an output terminal is regarded to have only a capacitance resulting from a diode 11 or 12 when each power supply is selected according to the circuit configuration.例文帳に追加

また、出力端子における寄生容量は、各電源が選択された場合に、ほぼ、ダイオード１１あるいはダイオード１２に起因する容量のみと見なせる回路構成である。 - 特許庁