「Parasitic capacitance」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

By this arrangement, the high luminance can be achieved as the common electrode is made of a transparent material, and also the ununiformity which is caused due to the asymmetry of the parasitic capacitance can be prevented, thereby manufacturing the array substrate of in-plane switching mode liquid crystal display device that achieves high picture quality.例文帳に追加

このようにすると、共通電極が透明な材質であるので、高輝度を具現化でき、また寄生容量の非対称によって発生する不均一を防げるので、高画質を具現化可能な横電界方式の液晶表示装置用アレイ基板を製作することができる。 - 特許庁

To provide a solid state image sensor capable of covering an imaging region with an interlayer insulating film excellent in film thickness accuracy, suppressing sufficiently parasitic capacitance between wiring on the interlayer insulating film and a lower layer at a peripheral circuit region, and thus improving an imaging property.例文帳に追加

膜厚精度良好な層間絶縁膜で撮像領域を覆うとともに、周辺回路領域においては層間絶縁膜上の配線と下層との間の寄生容量を十分に抑えることができ、これにより撮像特性の向上が図られた固体撮像素子を提供する。 - 特許庁

After the prescribed period, a voltage generated by the charges accumulated on the parasitic capacitance C_0 is outputted to the power source line and the voltage generated by the regulator 64 is supplied to the data line drive circuit 30 as the drive power supply voltage VDDS of the high voltage side of the data line drive circuit 30.例文帳に追加

所与の期間後に、寄生容量Ｃ_０に蓄積された電荷により発生した電圧を前記電源線に出力し、データ線駆動回路３０の高電位側の駆動電源電圧ＶＤＤＳとしてレギュレータ６４により生成された電圧をデータ線駆動回路３０に供給する。 - 特許庁

To provide a liquid crystal display device which prevents occurrence of a lateral band, flicker, or burning on a display screen by eliminating well voltage fluctuation, with a point of view that a well has the largest parasitic capacitance of data lines Di+ and Di- which are linked with characteristic deterioration.例文帳に追加

特性劣化に関係するデータ線Ｄｉ+及びＤｉ-の寄生容量が一番大きいのがウェルであることに着目し、ウェル電圧が揺すれないようにすることで、表示画面の横帯の発生や、フリッカ、焼きつきの発生を防止する。 - 特許庁

To solve the problem that when current writing is performed in a pixel circuit while charging parasitic capacitance present across a scanning line or the like through a resistance component of a data line, it takes a long time for the writing, therefore, a time for selecting the scanning line has to be set long.例文帳に追加

走査線等との間に存在する寄生容量にデータ線の持つ抵抗成分を通して充電しながら画素回路への電流の書き込みを行うと、その書き込みに長い時間を要することになるため、走査線の選択時間を長く設定せざるを得なくなる。 - 特許庁

To prevent a change in parasitic capacitance value added to a metal layer region with the passage of time by lessening electric charges accumulated in a semiconductor layer immediately below the metal layer region in an oscillator circuit which is required to stably provide the very precise frequency of oscillation.例文帳に追加

高精度な発振周波数の安定性が要求される発振回路において、金属層領域直下の半導体層の電荷蓄積を少なくし、時間の経過と共に金属層領域に付加された寄生容量値が変化することを抑制する。 - 特許庁

Accordingly, even if a higher-frequency signal is applied to the metal resistor 18, the resistor structure lower electrode 15 will hardly be affected by the parasitic capacitance thereof due to its floating condition, and improved high-frequency characteristics of the device including such a metal resistor.例文帳に追加

従って、金属抵抗体１８に高周波の信号が印加される場合においても、抵抗体構造下部電極１５が浮遊状態となっているために、寄生容量の影響をほとんど受けず、この金属抵抗体を搭載する装置の高周波数特性が良い。 - 特許庁

To reduce the parasitic capacitance of the electrode pad of an element where a mesa stripe including an optical waveguide layer is buried by a semi-insulating InP based embedding layer having an upper surface consisting of a flat portion, an inclining portion and a fine growth portion and the electrode pad is formed on the embedding layer 4.例文帳に追加

光導波路層を含むメサストライプを、上面が平坦な平坦部、傾斜部及び微成長部からなる半絶縁性のＩｎＰ系埋込み層により埋め込み、埋込み層４上に電極パッドが形成された素子の電極パッドの寄生容量を小さくする。 - 特許庁

When electric charges are not accumulated on the wiring A and the TFT 21 s turned off, the wiring A becomes floating state and when a high level clock signal CK1 or CK2 is supplied to the drain of TFT 22 at this time, the potential of the wiring A is raised by the parasitic capacitance of the TFT 22.例文帳に追加

配線Ａに電荷が蓄積されておらず、ＴＦＴ２１がオフしていると、配線Ａはフローティング状態となり、このときにＴＦＴ２２のドレインにハイレベルのクロック信号ＣＫ１またはＣＫ２が供給されると、ＴＦＴ２２の寄生容量により、配線Ａの電位が上昇する。 - 特許庁

Therefore, even when a signal of a high frequency is impressed to the metal resistor 18, the high frequency characteristic of the device mounted with the metal resistor is good since it is hardly affected by parasitic capacitance because the lower electrode 15 of the resistor structure is put into the floating state.例文帳に追加

従って、金属抵抗体１８に高周波の信号が印加される場合においても、抵抗体構造下部電極１５が浮遊状態となっているために、寄生容量の影響をほとんど受けず、この金属抵抗体を搭載する装置の高周波数特性が良い。 - 特許庁

The potential of a capacity B charged by electric charge for turning on the TFT 25 and the TFT 31 is affected by the parasitic capacitance of the TFT 23, but the potential of the capacity B can be raised to a level of almost a reference voltage by adding the TFT 34.例文帳に追加

ＴＦＴ２５やＴＦＴ３１をオンさせるための電荷をチャージする容量Ｂの電位は、ＴＦＴ２３が有する寄生容量の影響されてしまうが、ＴＦＴ３４を加えることによって、容量Ｂの電位をほぼ基準電圧のレベルまで上昇できるようにするものである。 - 特許庁

To provide a semiconductor memory element to reduce a capacitance of a parasitic capacitor formed between the neighboring bit lines for enabling an operation speed of semiconductor memory device to be improved and to suppress a generation of a void in a contact plug, and to provide a method of manufacturing the same.例文帳に追加

互いに隣接するビットライン間に形成される寄生キャパシタの容量を減少させてフラッシュメモリ素子の動作速度を改善すると共にコンタクトプラグにボイドが発生する現象を改善する半導体メモリ素子及びその製造方法を提供する。 - 特許庁

To supply inspection data for correcting the detection result of the array tester, which is affected by the variations in sensitivity for the input signals of the array tester and by the parasitic capacitance of the signal line, to the array tester, in the active matrix type inspection substrate.例文帳に追加

アクティブマトリクス型検査基板において、信号線の寄生容量およびアレイテスタの入力信号に対する感度ばらつきにより影響を受けるアレイテスタの検出結果を補正するための検査データをアレイテスタに供給する。 - 特許庁

To provide a living body measuring instrument suppressing an increase in a parasitic capacitance even if setting a distance between a frame member or a weight measuring member and an electrode member short and thinning the instrument, reducing the storage space of the instrument, and providing living body data with high reliability.例文帳に追加

フレーム部材又は体重測定部材と電極部材との距離を短く設定して装置を薄型化しても、寄生容量の増大を抑えられ、装置の収納スペースを低減することができ、信頼性の高い生体データを得ることのできる生体測定装置を提供する。 - 特許庁

To provide a liquid crystal display device in a transverse electric field mode that can achieve a wide viewing angle, in which influences of a feed-through voltage caused by parasitic capacitance of a transistor disposed in each pixel are reduced to obtain high display qualities.例文帳に追加

広視野角化が可能な横電界モードの液晶表示装置であって、各画素に配置されたトランジスタの寄生容量に起因した突き抜け電圧の影響を緩和し、表示品位の良好な液晶表示装置を提供することを目的とする。 - 特許庁

To make it possible to display correct gradations in an OLED display device by reducing a kickback voltage caused by parasitic capacitance of a switching TFT without increasing capacity of a capacitor for holding a supply voltage to a driving TFT.例文帳に追加

ドライビングＴＦＴへの供給電圧を保持するコンデンサの容量を増大することなく、スイッチングＴＦＴの寄生容量に基づくキックバック電圧を減少させることにより、ＯＬＥＤ表示装置における正しい階調表示を可能とする。 - 特許庁

With regard to the noise components, signal line noise and IC noise are reduced by employing a multilayer structure of a first insulation layer, a semiconductor layer, and a second insulation layer at the intersection of a signal line and a switch TFT drive line, thereby reducing parasitic capacitance at the intersection of wiring.例文帳に追加

ノイズ成分においては、信号線とスイッチＴＦＴ駆動配線との配線交差部を第１の絶縁層、半導体層、第２の絶縁層の積層構造とすることにより、配線交差部で形成される寄生容量を低減し、信号線ノイズ、ＩＣICノイズを低減する。 - 特許庁

To provide a semiconductor device in which the interconnect line of a thin film device can be prevented from short-circuiting while reducing the increase of the parasitic capacitance when the thin film device (semiconductor device) is constituted by pasting a micro tile-like element onto a substrate, and to provide its manufacturing method and an electronic apparatus.例文帳に追加

基板上に微小タイル状素子を貼り付けて薄膜デバイス（半導体装置）を構成する場合に、その薄膜デバイスについての配線が短絡すること及び寄生容量が増大することを低減できる半導体装置、半導体装置の製造方法及び電子機器を提供する。 - 特許庁

To provide a structure having a plurality of conductive regions insulated electrically from each other, in which application of voltage or the like for insulation is not required, lowering of mechanical strength can be prevented and parasitic capacitance can be suppressed, and provide a process for production thereof.例文帳に追加

絶縁のために電圧等を印加する必要が無く、機械的強度の低下を抑えることができ、寄生容量を抑制可能な、互いに電気的に絶縁された複数の導電性領域を有する構造体及びその製法を提供する。 - 特許庁

In a touch panel device, after displaying an initial correction image data 26, a touch panel control unit 11 performs an initial correction of a touch panel 2, and a capacity detection unit 13 stores a parasitic capacitance detected at an electrode 12 as a reference value in a reference value storing unit (step S2).例文帳に追加

初期補正用画像データ２６を表示した後、タッチパネル制御部１１はタッチパネル２の初期補正を実施し、容量検出部１３は、電極１２から検出した寄生容量を基準値として、基準値保持部に保持する（ステップＳ２）。 - 特許庁

To eliminate luminance irregularity by suppressing degradation of a display characteristic by increase of parasitic capacitance, and generation of a gradient of crystallinity in laser annealing of a semiconductor layer depending on the layout of a metal layer same as that of a gate electrode under a semiconductor layer.例文帳に追加

寄生容量の増加による表示特性の低下、および半導体層下のゲート電極と同一の金属層のレイアウトに依存する半導体層のレーザアニール時の結晶性の勾配発生を抑制し、輝度ムラを解決すること。 - 特許庁

To provide a capacitance type sensor capable of restraining a parasitic capacity to a low level, capable of increasing the setting degree of freedom for a potential leading-out position of each electrode, and capable of easily inspecting continuity condition of the electrode formed in a semiconductor layer.例文帳に追加

寄生容量を小さく抑えることができ、各電極の電位取出位置の設定自由度を増大することが可能であり、かつ、半導体層内に形成した電極の導通状態をより容易に検査することが可能な静電容量式センサを得る。 - 特許庁

To provide a micro-resonator capable of obtaining many more currents in a resonance state by reducing a parasitic capacitance, a manufacturing method of the micro-resonator whereby the micro-resonator can be manufactured with high yield, and an electronic apparatus provided with the micro-resonator.例文帳に追加

寄生容量を低減することで共振時により多くの電流が得られるマイクロレゾネータ、及び当該マイクロレゾネータを高い歩留まりで製造することができるマイクロレゾネータの製造方法、並びに当該マイクロレゾネータを備える電子機器を提供する。 - 特許庁

To provide a small-sized semiconductor device which is manufactured in such a way that inter-electrode parasitic capacitance is kept low by thickening an insulating layer and an opening is formed precisely at the insulating layer, a manufacturing method for the semiconductor device, and a power module including the semiconductor device.例文帳に追加

絶縁層を厚くして電極間の寄生容量を低く抑えることができ、かつ、当該絶縁層に精度良く開口部を形成して作製される小型の半導体装置、その半導体装置の製造方法、及びその半導体装置を含むパワーモジュールを提供する。 - 特許庁

To reduce parasitic capacitance generated on the outside of a constriction groove and to sustain the temperature of an active layer at a low level in a semiconductor laser apparatus where a semiconductor laser chip having a pair of current constriction grooves formed on the opposite sides of a current injection contact part is mounted on a mount component.例文帳に追加

電流注入用コンタクト部を間に置いて１対の電流狭窄溝が形成された半導体レーザチップが、マウント部品に実装されてなる半導体レーザ装置において、狭窄溝の外側で発生する寄生容量を低減し、また活性層温度を低く保つ。 - 特許庁

To provide a semiconductor chip package capable of minimizing parasitic resistance and inductance components of a decoupling capacitor by connecting a power ground terminal and the decoupling capacitor of a semiconductor device through the shortest path and adjusting the capacitance of the decoupling capacitor with ease, and further provide a method for manufacturing the same.例文帳に追加

半導体素子のパワーグラウンド端子及びデカップリングコンデンサを最短経路で連結することにより、デカップリングコンデンサの寄生抵抗とインダクタンス成分を最小化できるとともに、デカップリングコンデンサの容量を容易に調整できる半導体チップパッケージ及びその製造方法を提供。 - 特許庁

To provide a semiconductor device which is reduced in the degradation of a circuit operation speed by suppressing short-channel effect, reducing current leakage between the gate and the drain, and reducing the parasitic capacitance due to gate overlap, in a semiconductor device which includes an NMOS transistor and a PMOS transistor.例文帳に追加

ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有する半導体装置において、ショートチャネル効果を抑制するとともに、ゲート−ドレイン間での電流リークを低減し、また、ゲートオーバーラップに起因する寄生容量を低減して、回路動作速度の低下を低減した半導体装置を提供する。 - 特許庁

The matching unit may be coupled between the first switching unit and the common port, in which the matching unit is configured to contribute, in conjunction with the parasitic off-state electrostatic capacitance of the second switching unit, to impedance matching in the case the first switching unit is active and the second switching unit is inactive.例文帳に追加

整合ユニットは、第１の切り替えユニットと共通ポートとの間に結合することができ、整合ユニットは、第１の切り替えユニットがアクティブであり、第２の切り替えユニットが非アクティブである場合、第２の切り替えユニットのオフ状態寄生静電容量と併せて、インピーダンス整合に寄与するように構成される。 - 特許庁

In the driving transistor 22_B with LDD structure, an LDD region 226 located between a source/drain region 223 and a channel region 225 on the power supply side is formed outside a region facing a gate electrode 221, thereby reducing a value of parasitic capacitance formed between an LDD region 223 and the gate electrode 221 on the power supply side.例文帳に追加

そして、ＬＤＤ構造を採る駆動トランジスタ２２_Bにおいて、電源側のソース／ドレイン領域２２３とチャネル領域２２５との間に位置するＬＤＤ領域２２６については、ゲート電極２２１と対向する領域外に形成することで、電源側のＬＤＤ領域２２３とゲート電極２２１との間に形成される寄生容量の容量値を低減する。 - 特許庁

To provide a compound thin film magnetic head equipped with an MR head element of CPP structure which can adjust parasitic capacitance without changing thickness of insulation layers between a substrate and a lower shield layer and between an upper shield layer and a lower magnetic pole layer, thickness, shape and area of a lower shield layer, an upper shield layer and a lower magnetic pole layer.例文帳に追加

基板と下部シールド層との間及び上部シールド層と下部磁極層との間の絶縁層の層厚、下部シールド層、上部シールド層及び下部磁極層の層厚、形状及び面積を変更することなく、寄生キャパシタンスの調整可能な、ＣＰＰ構造のＭＲヘッド素子を備えた複合型薄膜磁気ヘッドを提供する。 - 特許庁

The substrate for the liquid crystal display has a gate bus line 12 and a drain bus line 14 formed to cross each other via an insulating film on the substrate and a pixel electrode 16 disposed so as to cover at least one of the gate bus line 12 and the drain bus line 14 via a dielectric layer and forming a parasitic capacitance between the gate bus line 12 and the drain bus line 14.例文帳に追加

基板上に絶縁膜を介して互いに交差して形成されたゲートバスライン１２及びドレインバスライン１４と、誘電体層を介して、ゲートバスライン１２及びドレインバスライン１４の少なくとも一方を覆うように配置され、ゲートバスライン１２及びドレインバスライン１４との間に寄生容量を形成する画素電極１６とを有するように構成する。 - 特許庁

To provide a method for manufacturing a semiconductor device which can prevent critical dimension loss of trenches or holes, reduce dielectric constant to minimize parasitic capacitance, suppress RC delay and cross talk, and enhance operating speed by forming a spacer made of SiC_xH_y or SiOC_xH_y having a low dielectric constant on the sidewall of the trenches or holes made in an interlayer insulation film.例文帳に追加

層間絶縁膜に設けられたトレンチ又はホールの側壁に、誘電率の低いＳｉＣｘＨｙまたはＳｉＯＣｘＨｙからなるスペーサーを形成することにより、トレンチ又はホールの臨界寸法損失を防止し且つ誘電率を減少させて寄生キャパシタンスを最小化し、ＲＣ遅延とクロストークを抑えて素子の動作速度を向上させることが可能な半導体素子の製造方法を提供する。 - 特許庁

Also, since an n well 111 in the driving control circuit region 201 is separated from an n^- well 112 in the pixel paved region 202, potential fluctuation of the n well 111 does not propagate directly to the pixel paved region 202 but becomes capacitive coupling by parasitic capacitance, and the influence on the pixel paved region 202 can be reduced.例文帳に追加

また、駆動等制御回路領域２０１のｎウェル１１１と、画素敷き詰め領域２０２のｎ^-ウェル１１２は分離されているので、ｎウェル１１１の電位の変動は直接、画素敷き詰め領域２０２に伝搬せず、寄生容量による容量結合となって画素敷き詰め領域２０２への影響は小さくできる。 - 特許庁

Due to this structure, very large electrostatic discharge is available between the first and second n^+-regions which are close to each other, resulting in remarkably decreasing electrostatic energy to an operating region of HEMT while barely increasing parasitic capacitance.例文帳に追加

第１ｎ＋型領域および第２ｎ＋型領域のうち少なくとも一方は対向する先端部分の幅が非常に狭く、金属層が重畳してコンタクトしており、近接した第１、第２ｎ＋領域間で非常に大きな静電気を放電できるので、寄生容量をほとんど増やすことなくＨＥＭＴの動作領域に至る静電エネルギーを大幅に減衰させることができる。 - 特許庁

According to the signal delay amounts from an input side of gate wiring 2a to be applied with a gate pulse toward an end side of the same gate wiring, parasitic capacitance values formed between the gate wiring and pixel electrodes 91, 92, 93 faced thereto are formed at least so as to be gradually smaller from the input side of the gate wiring toward the end side of the same gate wiring.例文帳に追加

ゲートパルスが印加されるゲート配線２ａの入力側から同一のゲート配線の終端側への信号遅延量に応じて、少なくとも、前行のゲート配線と対向する画素電極９１、９２、９３との間に形成された寄生容量の容量値が、ゲート配線の入力側から同一のゲート配線の終端側にかけて徐々に小さくなるように構成した。 - 特許庁

To provide a backlight device capable of reducing the number of light emitting diodes needed to prevent unevenness of a light emission color on the whole device by increasing the light emission intensity of a fluorescent lamp and also preventing an electric power efficiency from being degraded owing to a decrease in parasitic capacitance of the fluorescent lamp.例文帳に追加

蛍光管の発光強度を補強して装置全体としての発光色の色ムラを防止するために必要な発光ダイオードの数を省減すると共に，前記蛍光管の寄生容量の減少に起因する電力効率の低下を防止することのできるバックライト装置及びこれを備えた液晶表示装置を提供すること。 - 特許庁

Just after the power switch 29 is turned ON, noise is generated by discharging of parasitic capacitance, so that accurate comparison results of the comparator 39 are not obtained, but the accurate comparison results of the comparator 39 can be obtained because the output of the comparator 39 is masked with a NOR circuit 41 during an output period of the delay signal TIME.例文帳に追加

パワースイッチ２９がＯＮした直後は、寄生容量に充電された電荷放電によるノイズが発生し、コンパレータ３９の正確な比較結果が得られないが、遅延信号ＴＩＭＥの出力期間は、コンパレータ３９の出力が否定論理和回路４１によってマスクされるので、正確なコンパレータ３９の比較結果を得ることができる。 - 特許庁

Redundancy multiplexer circuit technique with an improved integrated circuit area efficiency provides similar functionality to conventional CMOS transmission, or 'pass' gates while concomitantly reducing circuit complexity, the die area necessary to support the redundant elements and the complementary control signals in the memory devices ICs and undesired parasitic capacitance.例文帳に追加

集積回路面積効率のよい冗長マルチプレクサ回路技術は、従来のＣＭＯＳトランスミッションまたはパスゲートと同じ機能を提供しながら、回路の複雑性、メモリデバイスＩＣ中の相補制御信号および冗長素子を支えるのに必要なダイ面積ならびに不所望な寄生容量を減じる。 - 特許庁

To realize an image display device permitting to be increased in a screen size and image quality with low power consumption by eliminating an influence of parasitic capacitance produced in thin film display elements as mach as possible, and to realize a method for driving an image display device and thin film display elements, hardly influenced by noise and can display favorably with a relatively small driving signal.例文帳に追加

薄膜表示素子に生じる寄生容量の影響を極力取り除き、低消費電力で大画面、かつ高画質とすることの可能な画像表示装置を実現し、ノイズの影響を受け難く、比較的小さな駆動信号でも良好な表示を行うことな可能な画像表示装置および薄膜表示素子の駆動方法を実現する。 - 特許庁

In the active matrix liquid crystal display device, shapes and dimensions of a drain electrode 40" and a source electrode 50" are formed so that a channel width W and a channel gap L of each TFT element are made constant although the gate-source parasitic capacitance Cgs of a TFT element disposed apart from the position of a gate driver is larger than that of a TFT element disposed near.例文帳に追加

ゲートライバの位置から遠くに配置されたＴＦＴ素子のゲート・ソース寄生容量Cgsが近くに配置されたＴＦＴ素子のそれよりも大きくするが、ＴＦＴ素子各々のチャネル幅ＷとチャネルギャップＬが一定となるようドレイン電極とソース電極の形状・寸法を形成している。 - 特許庁

As a means to prevent saturation of TRs of an input stage circuit, a diode D1 is inserted to the circuit, and as a means to prevent saturation of TRs of an output stage circuit, a diode D2 is inserted to the circuit so as to attain a high speed operation with less additional components to prevent saturation and with less addition of undesired parasitic capacitance.例文帳に追加

また、入力段回路トランジスタの飽和を防止する手段として、ダイオードＤ１を挿入し、出力段回路トランジスタの飽和を防止する手段として、ダイオードＤ２を挿入することにより、飽和防止のための追加素子を少なく、余分な寄生容量の付加を少なくして、高速動作を可能とした。 - 特許庁

Since the influence of the parasitic capacitance of the piezoelectric vibrator 10 is negated by making the current which flows to the piezoelectric vibrator 10 and the current which flows to the condenser 20 for correction rotate reversely mutually at the center of an iron core 30, and a current phase is metered correctly, the piezoelectric vibrator can be certainly actuated at the resonance point using a control circuit.例文帳に追加

圧電振動子１０に流れる電流と補正用コンデンサ２０に流れる電流を、鉄心３０の芯線を中心に、互いに左右反対に回転させることで、圧電振動子１０の寄生容量の影響が打ち消され、電流位相が正確に計測されるので、制御回路を用いて共振点で確実に駆動することが可能となる。 - 特許庁

Even if an overcurrent due to the parasitic inductance L or capacitance C of the high voltage cable 22 is generated and begins to flow into the cold-electrode 12, the overcurrent can be prevented from flowing, as it is, into the cold-electrode 12 by the second current control resistor 41 and thereby long life of the cold-electrode 12 is ensured.例文帳に追加

高圧ケーブル２２に寄生しているインダクタンスＬやキャパシタンスＣに起因する過電流が発生して冷陰極１２に流れようとしても、第２の電流制御抵抗４１によって当該過電流がそのまま冷陰極１２に流れることを防止でき、冷陰極１２の長寿命化が図れる。 - 特許庁

When video signals are written by pseudo line sequential driving, switches SW1 to SWn of a horizontal switch circuit 33 are driven by using horizontal switch pulses HCK1 to HCK 4 having a gradually varying waveform during rising (or falling) so as to suppress influences of coupling by a parasitic capacitance between adjacent signal lines.例文帳に追加

疑似線順次駆動にて映像信号を書き込む際に、立ち上がり（または、立ち下がり）が徐々に変化する波形の水平スイッチパルスＨＣＫ１〜ＨＣＫ４を用いて水平スイッチ回路３３の各スイッチＳＷ１〜ＳＷｎを駆動することで、隣接する信号線間の寄生容量によるカップリングの影響を抑えるようにする。 - 特許庁

To make the area of a junction field-effect transistor small and small in parasitic capacitance and to actualize high efficiency and high performance for a semiconductor device, which has mixed mounting of a bipolar transistor and a junction field-effect transistor on a common semiconductor device, and its manufacturing method.例文帳に追加

バイポーラトランジスタと接合型電界効果トランジスタとが共通の半導体基板上に混載されている半導体装置及びその製造方法において、接合型電界効果トランジスタの小面積化、低寄生容量化を達成し、高密度化、高性能化を実現することができる半導体装置及びその製造方法を提供することを目的とする。 - 特許庁