「Parasitic capacitance」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

For a problem that resistance in the period of OFF is lowered by a parasitic capacitance of a semiconductor switching element, the device provides a long-lived switching element with sufficient high frequency insulation characteristics by adding a common mode choke coil in an actual frequency band with reducing the resistance in the period of ON from the mechanical relay using a plurality of semiconductor switch elements to the switching element.例文帳に追加

切替え素子に複数の半導体スイッチ素子を使用して、ＯＮ時の抵抗をメカニカルリレーより低減するとともに、ＯＦＦ時の抵抗が半導体スイッチ素子の寄生容量により低下する問題についてもコモンモードチョークコイルの付加により実用周波数帯域において十分な高周波絶縁特性を有した長寿命の切替え素子を有した電子負荷装置を提供する。 - 特許庁

When the voltage of a drain line DSL falls from V_cc to V_ss or rises from V_ssto V_cc, the V_th is corrected avoiding periods (S1, S2) wherein the voltage of a ground line GND fluctuates because of coupling through parasitic capacitance C_α generated between the ground line GND and drain line DSL.例文帳に追加

ドレイン線ＤＳＬの電圧がＶ_ｃｃからＶ_ｓｓに下がったり、Ｖ_ｓｓからＶ_ｃｃに上がったりしたときに、グラウンド線ＧＮＤとドレイン線ＤＳＬとの間に生じる寄生容量Ｃ_αを介したカップリングによってグラウンド線ＧＮＤの電圧が揺れている期間（Ｓ１，Ｓ２）を避けて、Ｖｔｈ補正を行う。 - 特許庁

It is possible to suppress generation of parasitic capacitance between pixel electrodes 11 and source wiring 7 by arranging an insulating shading film 7a for shading between the pixel electrodes 11 and source in a structure not superposing the pixel electrodes 11 on the source wiring 7, and an active matrix type liquid crystal display device generating no cross-talk and decrease in contrast and having a high numerical aperture can be provided.例文帳に追加

画素電極とソース配線を重ねない構造において、画素電極とソースとの間を遮光する絶縁性遮光膜を設けることにより、画素電極とソース配線との寄与容量の発生を抑えることができ、クロストークやコントラスト低下のない表示品質が高く、開口率の高いアクティブマトリクス型液晶表示装置を得ることができる。 - 特許庁

Since a resistive element and a switch are not inserted in the propagation path(26) of the high frequency input signal, located between the input terminal and the gates of the amplifier transistors, problems of deterioration in the noise figure due to the resistive element, a parasitic capacitance, and deterioration in the high frequency characteristic due to the switch are not caused.例文帳に追加

この可変減衰器（２４）によれば、入力端子から増幅トランジスタのゲートとの間の高周波入力信号の伝播経路（２６）中に、抵抗素子やスイッチが挿入されていないので、抵抗素子によるノイズフィギュアの劣化や寄生容量の問題、スイッチによる高周波特性の劣化がない。 - 特許庁

The potential of an epitaxial layer 2A below a bonding pad 5 to which a resonance circuit for VCO is connected is fixed at a predetermined potential (Vcc) through a resistance 6 from a conventional floating state and then change in the potential of the epitaxial layer 2A is made fast to speedily stabilize a parasitic capacitance value, so that a drift at power-ON time is improved.例文帳に追加

ＶＣＯ用共振回路が接続されるボンディングパッド５下のエピタキシャル層２Ａの電位を、従来のフローティング状態から抵抗６を介して所定（Ｖｃｃ）電位に固定することで、エピタキシャル層２Ａの電位変化を速くして、寄生容量値が速やかに安定することから、電源ＯＮ時のドリフトが改善する。 - 特許庁

The driving circuit of electrooptical device drives either one of a PMOS transistor MP1 and an NMOS transistor constituting the transmission gate in accordance with polarity of an image signal such that a feed-through voltage generated due to a parasitic capacitance of the CMOS transmission gate is generated in the direction of increasing an absolute value of an image signal at all times.例文帳に追加

ＣＭＯＳトランスミッションゲートの寄生容量に起因して生じるフィードスルー電圧が、常に画像信号の絶対値を増大させる方向に生じるように、画像信号の極性に応じて、トランスミッションゲートを構成するＰＭＯＳトランジスタＭＰ１またはＮＭＯＳトランジスタＭＮ１のいずれか一方を駆動する。 - 特許庁

To prevent zero-cross operation failures by a parasitic capacitance of a semi-insulating film to operate stably an AC voltage in a photo-thyristor element incorporated with a MOSFET for obtaining a zero-cross function, comprising a photodiode or a phototransistor for photodriving a gate of the MOSFET, and having a high breakdown voltage passivation film provided with an oxygen dope semi-insulating film on an insulation film.例文帳に追加

ゼロクロス機能を得るためのＭＯＳＦＥＴを内蔵し、ＭＯＳＦＥＴのゲートを光駆動するためのフォトダイオードまたはフォトトランジスタを備え、絶縁膜上に酸素ドープ半絶縁膜を設けた高耐圧パッシベーション膜を有するフォトサイリスタ素子において、半絶縁膜の寄生容量によるゼロクロス動作不良を防いでＡＣ電圧に対して安定して動作させる。 - 特許庁

A resonance circuit 11 to resonate with parasitic capacitance of a PIN diode D in an off state by at least two kinds of different frequency bands, so as to block the passage of the signals of the different frequency bands in the off state to an output end OUT, is connected in parallel to the PIN diode D which is turned on in response to a prescribed bias voltage +V.例文帳に追加

所定バイアス電圧＋Ｖに応答してオン状態になるＰＩＮダイオードＤには、オフ状態にあるＰＩＮダイオードＤの寄生キャパシタンスと少なくとも２種類の異なる周波数帯で共振して、オフ状態におけるこれら異なる周波数帯の信号の、出力端ＯＵＴへの通過を阻止する共振回路１１が並列接続されている。 - 特許庁

The reflective type electro-optical device 100 has an element substrate 10, on which since a shield line 7a comprising a light-transmitting conductive film extending in a Y-direction is formed in a region interposed by adjoining data lines 6a in an X-direction, the parasitic capacitance between adjoining data lines 6a in the X-direction is extremely low.例文帳に追加

反射型電気光学装置１００において、素子基板１０では、Ｘ方向で隣接するデータ線６ａに挟まれた領域にＹ方向に延在する透光性導電膜からなるシールド線７ａが形成されているため、Ｘ方向で隣接するデータ線６ａ同士の間に寄生する容量が極めて小さい。 - 特許庁

For this reason, a depletion layer formed in the junction of a P type well layer 102 and a P+ type semiconductor region 103a, and the fourth region 118 can be extended in the direction of the photoelectric transfer section 307, so that the parasitic capacitance can be reduced, electric potential fluctuation by signal charges can be magnified, and the output conversion efficiency can be enhanced.例文帳に追加

このため、Ｐ型ウエル層１０２及びＰ+型半導体領域１０３ａと、第４領域１１８との接合部に形成される空乏層を光電変換部３０７の方向に延ばすことができるため、寄生容量を低減することができ、信号電荷による電位変動を大きくすることができ、出力変換効率を向上させることができる。 - 特許庁

Here, a diode Dc, which is conducted when the parasitic capacitance Cs is charged by the resonance current of the current resonance circuit 5 after the switching element S1 is turned on and when a voltage between the drain and the source VDS of the switching element S1 is increased up to an output voltage Vo, is connected between one end of the switching element S1 and the line of the output voltage Vo.例文帳に追加

ここでは、スイッチング素子Ｓ１がオン状態になった後、電流共振回路５の共振電流によって寄生容量Ｃｓが充電され、スイッチング素子Ｓ１のドレイン・ソース間電圧ＶDSが出力電圧Ｖｏまで上昇すると導通するダイオードＤｃを、スイッチング素子Ｓ１の一端と出力電圧Ｖｏのラインとの間に接続している。 - 特許庁

Either of the TFT 171 or 172 is turned on, for example, when selecting a scanning line 112, voltages Vsl, Vsh in response to writing-in polarity are impressed to the common electrode 108 corresponding to the scanning line via a power supply lines 161, 162 and a turn-on state is continued by a parasitic capacitance of a gate electrode, even after finishing the selection of the scanning line.例文帳に追加

例えば、ある走査線１１２が選択されるとき、ＴＦＴ１７１、１７２のいずれかがオンして、書込極性に応じた電圧Ｖsl、Ｖshが当該走査線に対応するコモン電極１０８に給電線１６１、１６２を介して印加されるとともに、当該走査線の選択が終了した後でもゲート電極の寄生容量によってオンし続ける。 - 特許庁

Accordingly, the parasitic capacitance having an effect on the charge/discharge of the source signal line affects only the source signal line from the output of a source driver to the pixel selected to be written to the pixel, so that the power consumption due to the charge/discharge of the source signal line is decreased to thereby achieve low power consumption.例文帳に追加

それにより、ソース信号線の充放電に影響する寄生容量が、ソースドライバの出力から画素への書込みが選択されている画素までのソース信号線にしか影響しなくなり、ソース信号線の充放電による消費電力の増大を小さくし低消費電力化を図ることができる。 - 特許庁

Contacts 12 can be formed in the interlayer insulating film 10, to connect a diffusion layer 7 with bit lines 32 as intersecting voids 11 by forming a sidewall insulating film 14 on the inner wall of the contacts 12, a short circuit between bit lines 32 through contacts 12 can be eliminated, and parasitic capacitance between word lines can be reduced as well.例文帳に追加

コンタクト１２の内壁に側壁絶縁膜１４を形成することにより、ボイド１１と交差するようにして層間絶縁膜１０に拡散層７とビット線３２とを接続するためのコンタクト１２を形成することを可能とし、ビット線３２間のコンタクト１２を通じての短絡を無くすと共に、ワード線間の寄生容量を減じることができる。 - 特許庁

A metallic wiring 5, which is at a ground potential GND, is provided between the shield layer 3 on the surface of a semiconductor substrate 1 and an inductor 8 formed with a spiral metallic wiring while the metallic wiring 5 is connected to the shield layer 3 to lower a resistance value in the shield layer while reducing the parasitic capacitance between the inductor and shield layers.例文帳に追加

半導体基板１表面上のシールド層３と渦巻き状に形成された金属配線からなるインダクタ８との間に、接地電位ＧＮＤが与えられた金属配線５を設け、この金属配線５をシールド層３に接続することで、インダクタ−シールド層間の寄生容量を小さくしつつ、シールド層での抵抗値を低く抑える。 - 特許庁

Furthermore, since the parts (conductive layers 1a and 1b) of the loops formed on an underlying interlayer insulation film between both inductors have an equal length and the parts (conductive layers 2a and 2b) formed on an overlying interlayer insulation film also have an equal length, an external parasitic capacitance has an equal effect on both inductors.例文帳に追加

更に、両インダクタの間で、ループの長さのうち下層の層間絶縁膜上に形成されている部分（導電層１ａ及び１ｂ）の長さが互いに等しく、上層の層間絶縁膜上に形成されている部分（導電層２ａ及び２ｂ）の長さも互いに等しいため、外部からの寄生容量等の影響は両インダクタに等しく作用する。 - 特許庁

Since the parasitic capacitance is reduced by isolating light receiving elements through an insulator or a dielectric isolating region 6 and direct contact is taken from a P type semiconductor substrate 2 becoming an anode region in a region 11 embedded with a low resistance conductor, series resistance is decreased and the frequency characteristics of a light receiving element can be enhanced.例文帳に追加

受光素子間を絶縁体または誘電体の分離領域６で分離することにより寄生容量が低減され、かつ、低抵抗の導電体を埋め込んだ導電体埋め込み領域１１でアノード領域となるＰ型半導体基板２から直接コンタクトを取ることによりシリーズ抵抗が低減されるため、受光素子の周波数特性を向上することができる。 - 特許庁

According to the projecting part 43a, the distance between the pixel electrode 9a and the data line 6a is widened as compared with the case where the third interlayer insulating film 43 is formed as a uniform insulating film, and parasitic capacity generated by using the pixel electrode 9a and the data line 6a as capacitance electrodes is reduced.例文帳に追加

このような凸部４３ａによれば、第３層間絶縁膜４３を一様な絶縁膜として形成する場合に比べて、画素電極９ａ及びデータ線６ａ間の距離を広げることができ、画素電極９ａ及びデータ線６ａの夫々を容量電極として発生する寄生容量を低減できる。 - 特許庁

To provide a capacitor for adjusting the desired capacity of a capacity for each circuit without changing the electrode area of the capacitor, due to design correction for possibly inviting fluctuation in the value of parasitic capacitance and without changing thermal oxidation conditions for changing the impurity profile of a device, and its manufacturing method.例文帳に追加

寄生容量の値の変動を招く恐れのある設計修正によるキャパシタの電極面積の変更を行うことなく、またデバイスの不純物プロファイルを変化させる熱酸化条件の変更を行うことなく、回路毎に所望のキャパシタの容量を調整することが可能なキャパシタ及びその製造方法を提供することを目的とする。 - 特許庁

Parasitic capacitance formed between the reference level wiring 103 and a corresponding signal wiring 100 is added to variable capacitive elements of circuit elements 101 in parallel and a partial hollow layer 104 at least vertically below the corresponding signal wiring 100 is placed in a multi- layered board 102 in which the voltage controlled piezoelectric oscillator is configured.例文帳に追加

基準電位配線１０３との間に生じる寄生容量が、回路素子１０１中の可変容量素子に対して並列に付加される該当信号配線１００の垂直下が、少なくとも中空となった部分中空層１０４を電圧制御圧電発振器が構成されている多層基板１０２中に設ける。 - 特許庁

In the higher harmonic processing circuit 14, capacitance by chip capacitors 17 and 19 and parasitic inductances 32 and 33 of grounds 20 and 21 where chip capacitors 17 and 19 are connected and via holes 22 and 23 operate as an LC resonating element, and the higher harmonic processing circuit is embodied as a polarized low-pass filter.例文帳に追加

高調波処理回路１４において、チップコンデンサ１７，１９によるキャパシタンスと、チップコンデンサ１７，１９が接続するグランド２０，２１とビア２２，２３における寄生インダクタンス３２，３３がＬＣ共振素子として働き、前記高調波処理回路は、有極ローパスフィルタとして具現化する。 - 特許庁

To provide a touch screen panel for preventing the decrease in sensitivity by removing a mask step for forming a connection pattern for connecting a first sensing pattern or a second sensing pattern formed on the same layer to the first sensing pattern and the second sensing pattern and by decreasing the parasitic capacitance at the intersection, and provide its manufacturing method.例文帳に追加

同一のレイヤー上に形成される第１感知パターンおよび第２感知パターンに対して前記第１または第２感知パターンを連結する連結パターン形成のためのマスク工程を除去するとともに、交差部の寄生キャパシタンスを低めてセンシング感度の低下を防止するタッチスクリーンパネルおよびその製造方法を提供する。 - 特許庁

At this point, the current It flows in a closed loop R1 formed by the discharging rod 2, the opposing electrode 5, and a secondary wiring of a step-up transformer 72, and the current Ic flows in a closed loop formed by the parasitic capacitance 77, a shielding member for current reflow 81 and a secondary wiring 82B of a step-up transformer 82.例文帳に追加

このとき、電流Ｉｔは放電針２と、対向電極５と、昇圧トランス７２の二次巻線とで形成される閉ループＲ１内を流れ、電流Ｉｃは寄生容量７７と電流還流用シールド部材８１と昇圧トランス８２の二次巻線８２Ｂとで形成される閉ループＲ２内を流れる。 - 特許庁

The high speed output circuit, the high speed input circuit, and the method for changing swing width according to the present invention can increase and decrease the voltage swing width of the output signal and the input signal, and can reduce values of parasitic capacitance in an output node and an input node.例文帳に追加

本発明に係る高速出力回路、高速入力回路及び入出力信号のスイング幅の変更方法は、出力信号及び入力信号の電圧スイング幅を増加または減少させることができ、出力ノード及び入力ノードでの寄生キャパシタンスの値を減らし得るという長所がある。 - 特許庁