「Parasitic capacitance」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide a manufacturing method of semiconductor device for sufficiently reducing parasitic capacitance among wiring portions.例文帳に追加

配線間の寄生容量を十分に低減し得る半導体装置の製造方法を提供することにある。 - 特許庁

To reduce influence exerted by a parasitic capacitance generating between a gate electrode and a drain electrode.例文帳に追加

ゲート電極とドレイン電極の間に生じる寄生容量による影響を減らす。 - 特許庁

To give distorted stress to a semiconductor layer in which a transistor is formed, while reducing the parasitic capacitance.例文帳に追加

寄生容量を低減しつつ、トランジスタが形成される半導体層に歪応力を与える。 - 特許庁

To provide a heterojunction bipolar transistor having a structure in which the parasitic capacitance can be reduced.例文帳に追加

寄生キャパシタンスを低減できる構造を備えるヘテロ接合バイポーラトランジスタを提供する。 - 特許庁

To reduce the parasitic capacitance between signal wiring line and a power-supply plane or a ground plane.例文帳に追加

信号配線と電源プレーン又はグランドプレーンとの間の寄生容量を低減する。 - 特許庁

To keep the parasitic capacitance of a MOSFET from increasing while avoiding oxidation of a metal gate electrode.例文帳に追加

メタルゲート電極の酸化を抑制しつつ、ＭＯＳＦＥＴの寄生容量の増大を抑制する。 - 特許庁

To easily manufacture a semiconductor substrate which can securely be reduced in the parasitic capacitance when elements are provided.例文帳に追加

素子が設けられた場合の寄生容量を確実に低減できる半導体基板を容易に作製できる。 - 特許庁

To provide a semiconductor device that can reduce parasitic capacitance, and to provide a method for manufacturing the semiconductor device.例文帳に追加

寄生容量を低減することが可能な半導体装置及びその製造方法を提供する。 - 特許庁

To reduce a parasitic capacitance between multilayer interconnections to improve a semiconductor device in display characteristics.例文帳に追加

多層配線間で形成される寄生容量を低減し、表示特性を向上させることを目的とする。 - 特許庁

The LED is reverse-biased, and a parasitic junction capacitance is charged in an output mode.例文帳に追加

ＬＥＤは逆バイアスされ、寄生接合キャパシタンスが、出力モードで充電される。 - 特許庁

To provide a semiconductor optical element of small parasitic capacitance along with its manufacturing method.例文帳に追加

寄生静電容量が小さい半導体光素子の作製方法及び半導体光素子を提供すること。 - 特許庁

To provide a semiconductor laser which has excellent heat dissipation performance and can reduce parasitic capacitance.例文帳に追加

良好な放熱性を有すると共に寄生キャパシタンスを低減可能な半導体レーザを提供する。 - 特許庁

METHOD AND APPARATUS FOR LOW PARASITIC CAPACITANCE BUTT-JOINT PASSIVE WAVEGUIDE CONNECTED TO ACTIVE STRUCTURE例文帳に追加

アクティブ構造体に接続する低寄生容量の突合せ接合型パッシブ導波路装置及び方法 - 特許庁

SYSTEM, CIRCUIT, AND METHOD OF MEASURING PARASITIC CAPACITANCE INSIDE OF AUTOMATIC INSPECTION FACILITY PRECISELY例文帳に追加

自動検査設備内部の寄生容量を精密に計測するシステム、回路および方法 - 特許庁

METHOD FOR REDUCING PARASITIC CAPACITANCE OF ELEMENT USING LOWER FACE CRYSTALLIZATION DIRECTION SELECTIVE ETCHING例文帳に追加

下面結晶方向選択エッチングを利用した素子の寄生キャパシタンス削減方法 - 特許庁

To reduce parasitic capacitance between wirings in a peripheral circuit region of a semiconductor memory device.例文帳に追加

半導体記憶装置の周辺回路領域における配線間の寄生容量を低減する。 - 特許庁

To achieve increase in parasitic capacitance by a plurality of feedback resistors and wiring length of an input node.例文帳に追加

複数の帰還抵抗、及び、入力ノードの配線長による寄生容量を増加させ得る。 - 特許庁

To overcome or relax trade-off between parasitic capacitance and leakage current without sacrificing ON resistance.例文帳に追加

オン抵抗を犠牲にしないで寄生容量とリーク電流のトレードオフを解消または緩和する。 - 特許庁

To provide a charge pump circuit reduced in charge loss due to parasitic capacitance much more than a conventional one.例文帳に追加

寄生容量による電荷ロスをより低減できるチャージポンプ回路を提供する。 - 特許庁

To provide a switching device with a reduced parasitic capacitance and increased latch-up resistance.例文帳に追加

寄生容量が低減し、ラッチアップ耐性が向上したスイッチング装置を提供する。 - 特許庁

To provide a semiconductor device that reduces a soft error rate without increasing a parasitic capacitance.例文帳に追加

寄生容量を増やさずにソフトエラー率を低減することのできる半導体装置を提供する。 - 特許庁

To provide a method for compensating parasitic capacitance in a touch panel and an apparatus thereof.例文帳に追加

タッチパネルの寄生キャパシタンス補償方法及びその装置を提供する。 - 特許庁

To provide a nonvolatile semiconductor memory device suppressing parasitic capacitance, and to provide a method of manufacturing the same.例文帳に追加

寄生容量を抑制した不揮発性半導体記憶装置及びその製造方法を提供する。 - 特許庁

To reduce parasitic capacitance generated in a gate electrode of a gate all around transistor.例文帳に追加

ゲート・オール・アラウンドトランジスタのゲート電極に発生する寄生容量が低減する。 - 特許庁

To provide a charge pump circuit which can suppress the deterioration of efficiency caused by charging and discharging of parasitic capacitance.例文帳に追加

寄生容量の充放電による効率の低下を抑制できるチャージポンプ回路を提供する。 - 特許庁

To prevent the delay of a signal due to a parasitic capacitance or the like at the time of driving a simple matrix electron source.例文帳に追加

単純マトリックスの電子源を駆動する際に、寄生容量などによる信号の遅延を防ぐ。 - 特許庁

To accelerate writing in a pixel circuit by suppressing capacitance parasitic to a data line.例文帳に追加

データ線に寄生する容量を抑えて、画素回路の書き込みを高速化する。 - 特許庁

To reduce increase of wiring resistance and parasitic capacitance by flip chip packaging.例文帳に追加

フリップチップ実装による配線抵抗の増加や寄生容量を低減する。 - 特許庁

Further, one end of the parasitic element is bent to adjust the capacitance coupling.例文帳に追加

また、無給電素子の一端を折り曲げて、静電容量結合の調整を行なう。 - 特許庁

Thereby, a parasitic capacitance formed in the gate line is decreased and gate signal delay is decreased.例文帳に追加

従って、ゲート配線に形成される寄生キャパシタが減少されゲート信号遅延が減少される。 - 特許庁

To prevent operation errors of a memory circuit caused by parasitic capacitance between bit lines.例文帳に追加

ビット線同士の間に生じる寄生容量によるメモリ回路の誤作動を防ぐ - 特許庁

To provide a wiring forming method which sufficiently reduces the parasitic capacitance.例文帳に追加

寄生容量を十分に低減させることができる配線形成方法を提供する。 - 特許庁

The parasitic capacitance of an output terminal is made small by providing an output terminal part with a MOSFET 6.例文帳に追加

出力端子部にＭＯＳＦＥＴ６を設けることにより、出力端子の寄生容量を小さくする。 - 特許庁

To balance the parasitic capacitance of the global data line pair of 3 transistor cells.例文帳に追加

３トランジスタセルのグローバルデータ線対の寄生容量を平衡する。 - 特許庁

To stabilize potential of a signal layer while reducing effects of a parasitic capacitance on the signal layer.例文帳に追加

信号層に対する寄生容量の影響を低減させ且つ信号層の電位を安定させる。 - 特許庁

To provide a forming method of a transistor, with which parasitic capacitance can be dropped.例文帳に追加

寄生キャパシタンスを低下させることができるトランジスタの形成方法を提供すること。 - 特許庁

To obtain an acceleration sensor capable of reducing the offset amount of parasitic capacitance by a further simple structure.例文帳に追加

より簡素な構成で寄生容量のオフセット量を低減させることのできる加速度センサを得る。 - 特許庁

METHOD FOR SOI BODY CONTACT FET WITH REDUCED PARASITIC CAPACITANCE例文帳に追加

寄生容量が低減されたＳＯＩボディ・コンタクト型ＦＥＴのための方法 - 特許庁

To provide a thin film transistor that reduces or eliminates parasitic capacitance and feed-through voltage.例文帳に追加

寄生容量およびフィードスルー電圧を削減または削除する薄膜トランジスタを提供する。 - 特許庁

To extend the variable area of a transformer conductor while suppressing parasitic capacitance of an output terminal.例文帳に追加

出力端子の寄生容量を抑えつつ、トランスコンダクタンスの可変域を拡大できるようにする。 - 特許庁

To provide a technology of improving the resonance characteristics of a minute resonator, by suppressing the effect of parasitic capacitance in the minute resonator.例文帳に追加

微小共振器における寄生容量の影響を抑制して共振特性を向上させる。 - 特許庁

Large load is applied to the signal line because many elements are connected to the signal line and therefore parasitic capacitance is high.例文帳に追加

該信号線には接続されている素子が多く寄生容量が大きいため高負荷である。 - 特許庁

To provide a manufacturing method of a wiring portion wherein increasess in wiring resistance and parasitic capacitance are not caused.例文帳に追加

配線抵抗と寄生容量の増大を生じない配線部の製造方法を提供する。 - 特許庁

To provide a semiconductor device which can reduce a parasitic capacitance between a gate and a drain.例文帳に追加

ゲート・ドレイン間の寄生容量を低減できる半導体装置を提供すること。 - 特許庁

METHOD AND STRUCTURE FOR SOI BODY CONTACT FET WITH REDUCED PARASITIC CAPACITANCE例文帳に追加

寄生容量が低減されたＳＯＩボディ・コンタクト型ＦＥＴのための方法及び構造体 - 特許庁