「Parasitic capacitance」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

To provide a semiconductor device that reduces a parasitic capacitance of interconnections without increasing the number of manufacturing steps, and to provide its manufacturing method.例文帳に追加

製造工程数を増加させることなく、配線間の寄生容量を低減した半導体装置及びその製造方法を提供する。 - 特許庁

To provide a ferroelectric memory device capable of reducing a parasitic capacitance against a bit line, and reducing the area of a whole memory array.例文帳に追加

ビット線に対する寄生容量を低減し、メモリアレイ全体の面積を縮小することのできる強誘電体メモリ装置を提供する。 - 特許庁

To provide a semiconductor device which can be improved in anti-moisture property without increasing the parasitic capacitance, and to provide its manufacturing method.例文帳に追加

寄生容量を増大させることなく、耐湿性を向上させることができる半導体装置及びその製造方法を得る。 - 特許庁

To provide a semiconductor device which decreases generation of parasitic capacitance, and to provide a manufacturing method thereof.例文帳に追加

寄生キャパシタンスの発生を減少させることができる半導体装置及びその製造方法を提供する。 - 特許庁

Parasitic capacitance caused by pn junction is reduced by hollowing 4 a section under the curved Si layer 5.例文帳に追加

さらに、湾曲した薄膜Ｓｉ層５の下を空洞４にすることでｐｎ接合に起因する寄生容量が低減される。 - 特許庁

As a result, a parasitic capacitance can be reduced whereby the high-frequency performance of the semiconductor device can be improved.例文帳に追加

その結果、寄生容量を削減できるため、半導体装置の高周波性能を向上することができる。 - 特許庁

To provide a manufacturing method for a junction gate field effect transistor having a gate electrode which is free of a parasitic capacitance.例文帳に追加

寄生静電容量が形成され難い構成のゲート電極を備えた接合ゲート型電界効果トランジスタの製造方法を提供する。 - 特許庁

Thus, a high aperture structure can be provided, by solving the problem of the parasitic capacitance and process time can be shortened.例文帳に追加

このようにすると、寄生容量問題を解消して高開口率構造を実現することができ、工程時間を短縮することができる。 - 特許庁

To obtain accurate value reflecting the output of a light receiving element by reducing influence of the parasitic capacitance of a switching transistor.例文帳に追加

スイッチングトランジスタの寄生容量の影響を少なくして、受光素子の出力を反映した値をより正確に得る。 - 特許庁

To provide a common mode choke coil for which a breakdown voltage between pull-out conductors is increased while reducing parasitic capacitance between spiral conductors.例文帳に追加

スパイラル導体間の寄生容量を低減しつつ、引き出し導体間の耐圧が高められたコモンモードチョークコイルを提供する。 - 特許庁

To provide a semiconductor device which has a mushroom gate covered with an interlayer insulating film and is suppressed in increase in parasitic capacitance, and to provide a manufacturing method therefor.例文帳に追加

マッシュルームゲートを層間絶縁膜で覆い、かつ寄生容量の増大を抑制した半導体装置およびその製造方法を提供する。 - 特許庁

To restrain generation of leakage current by reducing the area of a test pad generating parasitic capacitance.例文帳に追加

寄生容量を発生させるテストパッドの面積を小さくすることにより、漏れ電流の発生を抑制する。 - 特許庁

To provide a ternary value output circuit that has less parasitic capacitance and is operated at high-speed.例文帳に追加

本発明の課題は、寄生容量が少なく、高速動作が可能な３値出力回路を提供することである。 - 特許庁

To provide a branching filter capable of reducing a parasitic capacitance between filters without incurring extension of the mount area and a complicated structure.例文帳に追加

実装面積の拡大や構造の複雑化を招くことなくフィルタ間の寄生容量を減少させることのできる分波器を得る。 - 特許庁

To ensure a more excellent high speed response characteristic by reducing parasitic capacitance of an element while securing the reliability of the element.例文帳に追加

素子の信頼性を確保しながら、素子の寄生容量を低減し、より優れた高速応答特性が得られるようにする。 - 特許庁

To analyze the influence on parasitic capacitance by variation in manufacturing a contact structure with respect to a wiring structure having the contact structure.例文帳に追加

コンタクト構造を有する配線構造に関して、コンタクト構造の製造ばらつきの寄生容量への影響を解析すること。 - 特許庁

To provide a semiconductor device which can suppress the parasitic capacitance low at a p-n junction and also changes due to applied voltages in the depletion layer width.例文帳に追加

ｐｎ接合における寄生容量を低く抑えつつ、印加電圧による空乏層幅の変化を抑制できる半導体装置を提供すること。 - 特許庁

Consequently, the space between the first wiring and second wiring is so maintained surely as to prevent an increase in parasitic capacitance.例文帳に追加

これにより、第１の配線と第２の配線との間隔を確実に維持し、寄生容量の増大を防止する。 - 特許庁

Further, areas of the wiring 13, 14, 15, and 16 are denoted by MG1_Area, MG2_Area, M1_Area, and M2_Area, respectively, and the parasitic capacitance between the wiring 13 and the wiring 15 is denoted by M1_Cap.例文帳に追加

また、配線１３、１４、１５、１６のそれぞれの面積をMG1_Area、MG2_Area、M1_Area、M2_Area、とし、配線１３と配線１５との間の寄生容量をM1_Capとする。 - 特許庁

To provide a method for manufacturing a semiconductor device, in which the resistance of a plug and wiring layers is reduced, or the parasitic capacitance between the wiring layers is reduced.例文帳に追加

半導体装置の製造方法に関し、プラグ及び配線層を低抵抗化し、或いは、配線層間の寄生容量を低減する。 - 特許庁

By the variation of voltage applied between the base-emitter of the transistor Q13, an electric charge stored in the parasitic capacitance Cje11 is varied.例文帳に追加

トランジスタＱ１３のベース−エミッタ間にかかる電圧の変動により該寄生容量Ｃｊｅ１１に蓄えられる電荷が変動する。 - 特許庁

Consequently, the parasitic capacitance between the region 5b and a collector is reduced, and an operation at a high speed is enabled.例文帳に追加

このため、外部ベース領域５ｂとコレクタとの間の寄生容量が低減され、高速動作が可能となる。 - 特許庁

To provide a process for fabricating a semiconductor device having a stable structure in which parasitic capacitance is low between interconnect lines.例文帳に追加

配線間の寄生容量が小さく、安定な構造を有する半導体装置を製造する半導体装置の製造方法を提供する。 - 特許庁

To reduce a parasitic capacitance in a bipolar transistor without involving the increase of a base resistance, thereby improving a characteristic of high frequency.例文帳に追加

バイポーラトランジスタにおいてベース抵抗の増大を伴うことなく寄生容量を低減し、もって高周波特性を改善する。 - 特許庁

To reduce the parasitic capacitance of contacts connected to a bit line, in a semiconductor memory device equipped with a SRAM.例文帳に追加

ＳＲＡＭを備えた半導体記憶装置において、ビット線に接続されるコンタクトの寄生容量を低減する。 - 特許庁

To provide a capacitance type displacement sensor having a sensor head with a head surface made smaller without causing an increase in parasitic capacity.例文帳に追加

寄生容量増大をもたらすことなくヘッド面を小さくしたセンサヘッドを持つ静電容量式変位センサを提供する。 - 特許庁

To provide a reflective liquid crystal display device with excellent picture quality by suppressing light leakage current and parasitic capacitance.例文帳に追加

本発明は、光リーク電流および寄生容量を抑制することによって、画像品位の優れた反射型液晶表示装置を提供する。 - 特許庁

To provide a charge pump of series connection system in which charge loss caused by parasitic capacitance is reduced.例文帳に追加

寄生容量による電荷損失が低減された直列接続方式によるチャージポンプを提供する。 - 特許庁

Consequently, a transistor element having a low parasitic capacitance can be formed without fluctuating the characteristics of the element nor causing short circuits.例文帳に追加

素子特性のばらつきやショート不良なしに低寄生容量のトランジスタ素子を形成することができる。 - 特許庁

To improve a conversion efficiency of a CMOS image pickup device by reducing a parasitic capacitance of a floating diffusion section.例文帳に追加

ＣＭＯＳ固体撮像装置において、フローティング・ディフージョン部の寄生容量を低減して変換効率の向上を図る。 - 特許庁

To provide a liquid crystal display apparatus in which a high contrast ratio can be realized while restraining the occurrence of parasitic capacitance.例文帳に追加

寄生容量の発生を抑制しつつ、高コントラスト比を実現可能な液晶表示装置を提供する。 - 特許庁

Transmission delay of extent which cannot be neglected are caused many times in a plate line PL owing to large wiring resistance RP and parasitic capacitance CP.例文帳に追加

配線抵抗Ｒ_Pや寄生容量Ｃ_Pが大きいため、プレート線ＰＬは無視できないほどの伝搬遅延が生じることが多い。 - 特許庁

To provide a technology for reducing parasitic capacitance of a wiring, while suppressing degradation of the characteristics of a device due to vibration.例文帳に追加

振動による装置の特性劣化を抑制しつつ、配線の寄生容量を低減させる技術を提供する。 - 特許庁

To provide an SOI-MISFET which inhibits electrical short circuit due to residual of polycrystalline silicon, increase of parasitic capacitance in a gate electrode and a reverse narrow channel effect.例文帳に追加

ＳＯＩ−ＭＩＳＦＥＴにおいて、多結晶シリコンの残存による電気的な短絡、ゲート電極の寄生容量の増大を防止する。 - 特許庁

Interconnections are provided on the insulating film filling the groove 17, whereby the interconnections can be protected against disconnection and reduced in parasitic capacitance.例文帳に追加

溝１７内を埋め込んだ絶縁膜上に配線することで、断線を防止し、寄生容量を低減することが可能である。 - 特許庁

To provide a hold circuit capable of suppressing the variation of hold voltage caused by parasitic capacitance of a switch circuit.例文帳に追加

スイッチ回路の寄生容量に起因するホールド電圧の変動を抑制することが可能なホールド回路を提供する。 - 特許庁

To provide an optical semiconductor device which prevents degradation of a frequency characteristic by reducing the influence of a parasitic capacitance.例文帳に追加

寄生容量の影響を低減し、周波数特性の低下を防止する光半導体装置を提供する。 - 特許庁

A value obtained by dividing the capacity value of the capacitive element Cap by the capacity value of parasitic capacitance of the thin-film transistor T1 is 20 or more.例文帳に追加

容量素子Ｃａｐの容量値を薄膜トランジスタＴ１の寄生容量の容量値で除して得られる値は２０以上とされる。 - 特許庁

To provide a CMOS sensor which allows parasitic capacitance of a photoelectric transfer section to be reduced, and output conversion efficiency to be enhanced.例文帳に追加

光電変換部の寄生容量を低減し、出力変換効率を向上させることができるＣＭＯＳセンサを提供する。 - 特許庁

To provide a sample/hold(S/H) circuit, with which there is no error caused by parasitic capacitance in the input side of a buffer amplifier and current consumption is not enlarged.例文帳に追加

バッファアンプの入力側の寄生容量による誤差がなく、かつ消費電流が大きくならないサンプル・ホールド回路を提供する。 - 特許庁

To perform high-speed current control by further reducing an area and an influence of parasitic capacitance by sharing the use of a current drive circuit.例文帳に追加

電流駆動回路の構成を兼ねることによって、さらなる小面積化と寄生容量の影響を減らして高速な電流制御をする。 - 特許庁

To decrease a parasitic capacitance of a clock signal feeding line or the like in a printer head such as an organic EL printer head.例文帳に追加

有機ＥＬプリンタヘッド等のプリンタヘッドにおいて、クロック信号供給線等の寄生容量を低減する。 - 特許庁

As there is no need to anticipate a margin, a base resistance can be reduced and at the same time, the parasitic capacitance between electrodes can be also reduced.例文帳に追加

マージンを見込む必要がないので、ベース抵抗を低減できると共に、電極間の寄生容量をも低減できる。 - 特許庁

A word line driver for a flash memory uses a NMOS circuit for decreasing parasitic capacitance load.例文帳に追加

フラッシュメモリ用のワード線ドライバは寄生容量負荷を減少させるためＮＭＯＳ回路を使用する。 - 特許庁

To reduce a deterioration of high frequency transmission characteristics caused by parasitic capacitance generated in an electrode in an integrated circuit having a signal input/output electrode.例文帳に追加

信号入出力用電極を備えた集積回路において、電極に発生する寄生容量による高周波伝送特性の悪化を低減する。 - 特許庁