「Parasitic capacitance」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

The capacitance elements 60 and 61 have capacitance reducing the parasitic capacitance between the input terminal and the output terminal of each of the semiconductor switch elements 20b and 20d at a frequency being N times of the clock frequency of the pulsed signal supplied to the semiconductor switch elements 20b and 20d.例文帳に追加

キャパシタンス素子６０，６１は、半導体スイッチ素子２０ｂ、２０ｄの各々の入力端子と出力端子間の寄生容量を、半導体スイッチ素子２０ｂ、２０ｄに供給されるパルス状信号のクロック周波数のＮ倍の周波数において低減する容量を有する。 - 特許庁

To provide an apparatus and method for detecting change in a capacitance value capable of detecting variations of the capacitance value between a sensor capacitive element and a reference capacitive element with high precision by excluding the effect of a parasitic capacitive element of a capacitive sensor to regulate fluctuations in the capacitance value.例文帳に追加

容量センサの寄生容量素子の影響を排除し容量値のばらつき等を調整して、センサ容量素子と参照容量素子との差分容量値を精度良く検出することが可能な容量値変化検出装置および容量値変化検出方法を提供すること - 特許庁

In accumulated capacitance or parasitic capacitance between the gate and drain in a pixel, a difference in the liquid crystal capacitance between respective pixels is compensated by setting an area, film thickness of an insulating film, or a dielectric constant correspondingly to the cell gap lengths of R, G, B.例文帳に追加

画素内の蓄積容量もしくはゲート・ドレイン間寄生容量において、面積、絶縁膜の膜厚、あるいは絶縁膜の比誘電率を、Ｒ、Ｇ、Ｂのセルギャップに対応させて設定することにより、各画素の液晶容量の差を補う。 - 特許庁

The weighted capacitance circuit constituted by arraying and connecting capacitors having similar capacitance values at a specified capacitance ratio by using a common wire and individual wires is provided with additional wires 30a to 30d so that the parasitic capacitance generated between the common wire 26b' and individual wires, and capacitors have a similar capacitance ratio.例文帳に追加

同様の容量値を有する容量がアレイ状に形成され、共通配線と個別配線を用いて所定の容量比となるように接続された重み付け容量回路において、前記共通配線２６ｂ’と個別配線及び容量間に発生する寄生容量を前記重み付けされた容量比と同様の比になるように追加配線３０ａ〜３０ｄを設けた。 - 特許庁

To provide a method for designing a semiconductor integrated circuit device for improving simulation precision without extracting the parasitic resistance and parasitic capacitance of each input of an analog circuit, and without re-preparing a simulation model.例文帳に追加

アナログ回路の各入力の寄生抵抗及び寄生容量を抽出することなく、かつ、シミュレーションモデルを再作成することなく、シミュレーション精度を向上することができる半導体集積回路装置の設計方法を提供すること。 - 特許庁

To realize reliable switching operation with extremely less switching loss in view of providing a high frequency output in the ideal sine waveform not depending on influence of leakage inductance in the load side, parasitic capacitance and parasitic inductance generated in the wiring and load conditions.例文帳に追加

負荷側のリーケージインダクタンス及び配線等で生ずる寄生容量、寄生インダクタンスの影響及び負荷条件に左右されることなく、確実にスイッチングさせることができてスイッチングロスが極めて少なく、理想的なサイン波形の高周波出力が得られるようにする。 - 特許庁

A loop 1 wherein the ringing noise of the switching power source is transmitted, is determined, a print pattern p10 with which parasitic inductance and parasitic capacitance can be enlarged, is determined within the loop 1 and its line inductance is controlled.例文帳に追加

スイッチング電源のリンギングノイズが伝達するループ１を決定し、そのループ１の中で、寄生インダクタンスおよび寄生キャパシタンスを大きくできるプリントパターンｐ１０を決定し、そのラインインダクタンスを調整する。 - 特許庁

To provide a semiconductor substrate having an insulator layer which can sufficiently reduce the parasitic capacitance and the parasitic resistance in a new structure for the semiconductor device in which active elements and passive elements are formed on the semiconductor substrate, having sufficient strength and to provide its manufacturing method.例文帳に追加

半導体基板に能動素子と受動素子が形成された半導体装置のため、新規な構成にて寄生容量及び寄生抵抗等を十分に低減することができ、しかも十分な強度を得ることが可能な絶縁物層を有する半導体基板およびその製造方法を提供する。 - 特許庁

To provide a semiconductor device, capable of manufacturing a low-cost IC of a complete dielectric separation type capable of operating at high speed and with low power consumption with a small parasitic capacitance or capable of obtaining superior element characteristics having a high electrostatic breakdown withstand and without parasitic effects.例文帳に追加

寄生容量が小さく、高速・低消費電力で動作する、或いは、寄生効果が無く、高静電気破壊耐量を有する優れた素子特性が得られる完全誘電体分離型のＩＣを低コストで製造することのできる半導体装置を提供する。 - 特許庁

To provide a recording head substrate capable of minimizing influences of a parasitic resistance and a parasitic capacitance of a wire for example, even when a length of a heater array is lengthened and achieving a high speed and good recording, a recording head using the recording head substrate, and a recording apparatus equipped with the recording head.例文帳に追加

例えば、ヒータアレイ長を長くしても配線の寄生抵抗や寄生容量の影響を最小にし、高速で良好な記録を達成する記録ヘッド基板、その記録ヘッド基板を用いた記録ヘッド、及びその記録ヘッドを備えた記録装置を提供することである。 - 特許庁

In addition to the fact that a parasitic capacitance and other electric parasitic actions that help reduce high-frequency responses from the electric resistor are lowered, various structures of a thermal conductor and heat sink are achieved through which favorable thermal conduction characteristics are obtained.例文帳に追加

電気抵抗器の高周波応答を低減させることになる寄生容量その他の電気的な寄生作用が小さくなることに加えて、良好な熱伝導特性が得られる熱導体およびヒート・シンクの様々な構成が実現される。 - 特許庁

Pattern capacitors 9A and 9C having small areas and capacities are connected to discharge lamps 5A and 5C having large parasitic capacitances, and the pattern capacitor 9B having a large area and a large capacity is connected to the discharge lamp 5B having a small parasitic capacitance.例文帳に追加

寄生容量が大きい放電灯５Ａ、Ｃに対しては、面積が小さく容量の小さいパターンコンデンサ９Ａ、Ｃを接続し、寄生容量が小さい放電灯５Ｂに対しては、面積が大きく容量の大きいパターンコンデンサ９Ｂを接続する。 - 特許庁

Since the CR phase shifter is configured through the connection of 2 sets of the 4-terminal capacitors and 2-sets of the external resistors in a way of causing completely symmetrical connection of parasitic resistance and parasitic capacitance, a phase difference of the CR phase shifter output can set to be 90 degrees over a wide frequency range.例文帳に追加

このように、４端子のコンデンサ２個と外部抵抗２個を寄生抵抗、寄生容量の接続が完全に対称になるように接続してＣＲ移相器を構成することで、ＣＲ移相器出力の位相差を広い周波数範囲で９０度にすることができる。 - 特許庁

This structure reduces leakage current from the rear surface of the chip, reduces on-resistance, reduces loop current between a gate and a source, and reduces parasitic inductance at a source wiring side, thereby preventing oscillation of a gate voltage via parasitic capacitance between the gate and the source.例文帳に追加

これにより、チップ裏面からのリーク電流を減らし、オン抵抗を低減するとともに、ゲート−ソース間のループ電流を減らし、ソース配線側の寄生インダクタンスを低減することで、ゲート−ソース間の寄生容量を介したゲート電圧の発振を抑制する。 - 特許庁

To provide an oscillation circuit capable of realizing stable oscillation of the oscillation circuit by reducing the effect of parasitic resistance and parasitic capacitance of a vibrator on the resonance characteristic (Q value, gain, etc.), with improved measurement accuracy of a vibration type sensor, and to provide the vibration type sensor using the same.例文帳に追加

振動子の寄生抵抗や寄生容量による共振特性（Ｑ値やゲイン等）への影響を低減して、発振回路の安定した発振を実現し得ると共に、振動式センサの測定精度を向上させ得る発振回路およびそれを用いた振動式センサを提供する。 - 特許庁

The length of the print pattern 5 is lengthened by taking the spiral structure, and a low-pass filter is constituted by increasing a parasitic inductance between a source terminal of a synchronous rectification switch and an output capacitor Cout and by increasing a parasitic capacitance Cp with the solid ground GND.例文帳に追加

スパイラル構造にすることで、プリントパターン５の長さが長くなって同期整流スイッチのソース端子と出力コンデンサＣｏｕｔとの間の寄生インダクタンスを大きくし、べたグランドＧＮＤとの間の寄生キャパシタンスＣｐを大きくして、ローパスフィルタを構成している。 - 特許庁

In the optical semiconductor integrated circuit device, the widths W1 and W2 of insulating layers for parasitic capacitance are formed with a fixed distance between them in the NPN transistor 21 and vertical PNP transistor 22 so as to reduce the parasitic capacitance which occur through almost a non-doped second epitaxial layer 26.例文帳に追加

本発明における光半導体集積回路装置では、ＮＰＮトランジスタ２１および縦型ＰＮＰトランジスタ２２において、ほぼノンドープである第２のエピタキシャル層２６を介して発生する寄生容量を低減するために、寄生容量の絶縁層幅Ｗ１、Ｗ２を一定の距離をもって形成する。 - 特許庁

Each of the capacitors C1 and C2 is configured such that the parasitic capacitance Cx is connected to one of both terminals, and in the state that the capacitors C1 and C2 are connected in parallel, a reference voltage Vref is applied to one output terminal, and the parasitic capacitance Cx is connected to the terminal side to which the reference voltage Vref is applied.例文帳に追加

コンデンサＣ１，Ｃ２の各々は、その両端子の一方に寄生容量Ｃｘが接続された構成を有し、コンデンサＣ１，Ｃ２が並列に接続された状態において、一方の出力端に基準電圧Ｖｒｅｆが印加され、基準電圧Ｖｒｅｆが印加された端子側に寄生容量Ｃｘが接続される。 - 特許庁

In a pixel layout structure, in order to suppress the change in potential of the FD, a shield wire is disposed between an FD and an imaging signal line (PR wire, TX wire, or SE wire) or between the FD and a display signal line so as to reduce the parasitic capacitance, or eliminate the parasitic capacitance, between the FD and the signal line.例文帳に追加

ＦＤの電位の変化を抑えるため、ＦＤと信号線との寄生容量が小さくなる、或いは、寄生容量がなくなるように、ＦＤと撮像用信号線（ＰＲ配線や、ＴＸ配線や、ＳＥ配線）との間、またはＦＤと表示用信号線との間にシールド配線を配置する画素レイアウト構成とする。 - 特許庁

At least one end side of a semiconductor layer 14a is arranged outside a region for forming the parasitic capacitance Cgd while one end side separates from the end side of the region for forming the parasitic capacitance Cgd, by not less than the distance of tolerance Δe in the relative position deviation of the gate electrode 14G, the semiconductor layer 14a, a source electrode 14S, and the drain electrode 14D.例文帳に追加

この半導体層１４ａの少なくとも一端辺を、前記寄生容量Ｃｇｄを形成する領域の端辺から、ゲート電極１４Ｇ、半導体層１４ａ、ソース電極１４Ｓおよびドレイン電極１４Ｄの相対的な位置ずれの許容誤差Δｅの距離よりも離れて、前記寄生容量Ｃｇｄを形成する領域の外側に配置する。 - 特許庁

For all pixels, a pixel electrode for display and an electrode for proximity part formation are electrically disconnected by, for example, a TFT switching element irrelevantly to a driving method to make proximity parts operate as transition nuclei in spray bend alignment transition and eliminates parasitic capacitance between pixels in display operation, thereby solving display problems such as various display unevenness, etc., due to the parasitic capacitance between the pixels.例文帳に追加

また、駆動方法に関わらず全ての画素において、表示用画素電極と近接部形成用電極の間を、例えばＴＦＴスイッチング素子により電気的に切り離す構成とすることで、スプレイ−ベンド配向転移時は近接部が転移核として働くと共に表示動作では画素間の寄生容量をなくすことができるので画素間の寄生容量に起因する各種表示むら等の表示課題を解消できる。 - 特許庁

A coil structure 110 having inductance which offsets or eases influence of a parasitic capacitance generated around a parasitic capacitance generating part in the longitudinal signal transmission path between a signaling solder ball 1S3 that is an external connection terminal and a signaling wiring conductor 1S51 disposed on a layer other than the layer on which the external connection terminal 1S3 is disposed.例文帳に追加

外部接続端子である信号用ハンダボール１Ｓ３と、前記外部接続端子１Ｓ３が配置される層以外の層に配置される信号用配線導体１Ｓ５１と、の間における縦方向信号伝達経路中の寄生容量発生箇所付近に、発生する寄生容量の影響を相殺ないしは緩和するインダクタンスを有するコイル構造体１１０が配置されている。 - 特許庁

To provide an inspection apparatus capable of improving measuring accuracy by reducing the effects of parasitic capacitance caused by probes and a wiring pattern connected to the probes when electric characteristics of a capacitance detection type gyro sensor is inspected.例文帳に追加

静電容量検出方式のジャイロセンサの電気的特性を検査するに際し、プローブおよびプローブに接続された配線パターンによって生じる寄生容量の影響を低減し、測定精度を向上させることができる検査装置を提供する。 - 特許庁

To provide an SOI-MOSFET operating as a high driving current low parasitic capacitance with a low substrate bias coefficient by varying the substrate depletion layer capacitance when a variable threshold voltage CMOSFET is realized and the threshold voltage is increased by a high substrate bias coefficient during standby.例文帳に追加

閾値電圧可変ＣＭＯＳＦＥＴを実現する際、基板空乏層容量を変化させ、動作時に、低い基板バイアス係数で高駆動電流かつ低寄生容量のデバイスとして動作し、待機時に、高い基板バイアス係数により、閾値電圧を高くするＳＯＩ−ＭＯＳＦＥＴを提供する。 - 特許庁

To provide a nonvolatile semiconductor memory with a structure using an island-shaped semiconductor that can enlarge the capacitance between a floating-gate and a control gate, while reducing a parasitic capacitance between a control gate and an island-shaped semiconductor.例文帳に追加

浮遊ゲートと制御ゲート間の容量を大きくすることができるとともに、かつ制御ゲートと島状半導体間の寄生容量を低減する、島状半導体を用いた構造を持つ不揮発性半導体メモリ、およびその製造方法を提供する。 - 特許庁

The oxide insulating layer for covering the peripheral portion (including the side surface) of the oxide semiconductor layer is provided to increase a distance between the gate insulating layer and a wiring layer (such as a source wiring layer and a capacitance wiring layer) formed on the upper part or periphery of the gate electrode layer so as to reduce the parasitic capacitance.例文帳に追加

酸化物半導体層の周縁部（側面を含む）を覆う酸化物絶縁層は、ゲート電極層と、その上方または周辺に形成される配線層（ソース配線層や容量配線層など）との距離を大きくし、寄生容量の低減を図る。 - 特許庁

As the dummy pattern 3D formed of the same material as the wiring material between the wirings (wiring patterns) 3a, 3b of the same layer, the shape thereof is reduced, in the opposing capacitance (parasitic capacitance) between at least the adjacent wirings, in comparison with the rectangularparallelopiped having the parallel surfaces to the same wiring.例文帳に追加

同一層の配線（配線パターン）３ａ、３ｂ間にそれら配線材料と同一の材料にて形成されるダミーパターン３Ｄとして、その形状を、少なくとも隣り合う配線との間の対向容量（寄生容量）が同配線との平行面を有する直方体に比べて減少される形状とする。 - 特許庁

Thus, the processing size accuracy of the lower electrode metallic film 3 configuring the main MIM capacitive element is enhanced to suppress dispersion in the capacitance of the MIM capacitor, and to reduce the parasitic stray capacitance of the dummy MIM element part.例文帳に追加

これにより、主ＭＩＭ容量素子部を構成する上部電極用金属膜３の加工寸法精度が向上し、ＭＩＭ容量の容量値のばらつきを抑えられるとともに、ダミーＭＩＭ素子部による寄生浮遊容量を低減できる。 - 特許庁

Thereafter, in a period from when a mechanical shutter is closed to terminate light exposure to when a signal is read from the pixel, an electrical potential of an FD part is reduced, and a potential of a channel under a gate of a transmission transistor 22 is shallowed by capacitance coupling of a parasitic capacitance C at the time.例文帳に追加

その後、メカニカルシャッタが閉じて露光が終了してから画素から信号を読み出すまでの期間では、ＦＤ部の電位を下げ、そのときの寄生容量Ｃによる容量結合によって転送トランジスタ２２のゲート下のチャネルのポテンシャルを浅くする。 - 特許庁

The employment of the dielectric material for the substrate 50 in this way can avoid occurrence of a state that a capacitance is formed between the substrate 50 and each of the electrode terminals 26, 36 thereby reducing the parasitic capacitance between the electrode terminals 26, 36.例文帳に追加

このように基板５０に誘電体を用いることにより、基板５０と各電極端子２６、３６との間にコンデンサが形成されたような状態を回避することができ、電極端子２６、３６間の寄生容量を低減することができる。 - 特許庁

Further, a ratio Cp/Cgi is smaller than 0.7, wherein Cgi is the gate insulating film capacitance between the gate electrode GT and the channel layer CHN, and Cp is the sum of parasitic capacitance between a structure other than the gate electrode GT and the channel layer CHN.例文帳に追加

さらに、ゲート電極ＧＴとチャネル層ＣＨＮとの間のゲート絶縁膜容量をＣｇｉ、ゲート電極ＧＴ以外の構造物とチャネル層ＣＨＮとの間の寄生容量の総和をＣｐとしたとき、Ｃｇｉに対するＣｐの割合Ｃｐ／Ｃｇｉが０．７よりも小さくなるように形成する。 - 特許庁

When a transistor M1 is turned ON synchronously with the rise of an input signal IN, a current flows to charge parasitic capacitance C1 from a transistor Q1 in a current mirror circuit CMC1, and the almost same current as this flows from a transistor Q2 to charge a capacitance C3.例文帳に追加

トランジスタＭ１が入力信号ＩＮの立ち上がりに同期してオンすると、カレントミラー回路ＣＭＣ１のトランジスタＱ１から寄生容量Ｃ１を充電する電流が流れるが、これと略同一電流がトランジスタＱ２から容量Ｃ３に流れて充電する。 - 特許庁

To reduce parasitic capacitance between gate electrodes by suppressing lamination of an insulation film between gate electrodes in structure for adopting an air gap structure between the gate electrodes.例文帳に追加

ゲート電極間にエアギャップ構造を採用する構造において当該ゲート電極間の絶縁膜の積層を抑制しゲート電極間の寄生容量を低減できるようにする。 - 特許庁

To miniaturize an entire multilayer band pass filter while suppressing unnecessary parasitic capacitance between a capacitor electrode without jump coupling and a capacitor electrode for jump coupling of a LC parallel resonator.例文帳に追加

飛び結合を行わないＬＣ並列共振器のキャパシタ電極と飛び結合用キャパシタ電極との不要な寄生容量を抑制しつつ全体に小型化する。 - 特許庁

To provide a display device having an illuminance detection circuit improved in detection accuracy even when the illuminance of external light is low while avoiding dependence of an output frequency of the illuminance detection circuit on a parasitic capacitance.例文帳に追加

照度検出回路の出力周波数が寄生容量に依存することなく、しかも、外光照度が低い時でも検出精度を向上させる、照度検出回路を有する表示装置を提供する。 - 特許庁

Deactivation of each precharge circuit is carried out after completing precharge to the parasitic capacitance component of a capacitor in the post-stage of a corresponding capacitor.例文帳に追加

各プリチャージ回路の非活性化は、対応する容量よりも後段の容量が有する寄生容量成分へのプリチャージが完了した後に行う。 - 特許庁

Consequently, parasitic capacitance C2 produced between each of the pixel electrodes and the adjacent data line not connected thereto is made as small as possible.例文帳に追加

これにより、その各画素電極とそれに接続されていない隣接するデータ線との間に生じる寄生容量Ｃ２をできる限り小さくすることができる。 - 特許庁

To provide a microwave monolithic integrated circuit where parasitic capacitance between an inductor and a silicon substrate is sufficiently reduced as that using the silicon substrate.例文帳に追加

シリコン基板を用いたマイクロ波モノリシック集積回路として、インダクタとシリコン基板との間の寄生容量が十分に低減されたものを提供する。 - 特許庁

The impedance element is coupled in series with parasitic capacitance to increase the impedance of that pathway, thereby increasing a pass-band width.例文帳に追加

インピーダンス要素は、寄生キャパシタンスと直列に結合され、その経路のインピーダンスを増加させ、それによって、通過可能な帯域幅を拡張する。 - 特許庁

Each memory cell MC of the molecule battery memory device comprises combination of a molecule battery 11 and a selection transistor 12, parasitic capacitance 26 exists in the molecule battery 11.例文帳に追加

分子電池メモリ装置の各メモリセルＭＣは、分子電池１１と選択トランジスタ１２との組み合わせからなり、分子電池１１には寄生容量２６が存在している。 - 特許庁

Because such a shield electrode 31 is mounted on the display device, the parasitic capacitance between source and drain between the pixel electrode 21 and the source bus line 18 is reduced.例文帳に追加

このようなシールド電極３１を設けたので、画素電極２１とソースバスライン１８との間のソース・ドレイン間寄生容量を低減することができる。 - 特許庁

To obtain a semiconductor storage device which can reduce the parasitic capacitance which occurs in macro-wiring while avoiding the influence of noise which is produced from the wiring passing over a macro on the macro- wiring and can make quick responses.例文帳に追加

マクロ上の通過配線からマクロ配線への雑音の影響を回避しつつ、マクロ配線に生じる寄生容量を低減させることができ、高速応答性の半導体記憶装置を提供する。 - 特許庁

Since a parasitic capacitance value C_gs generated while the drain electrode is overlapped with the gate electrode becomes small, flicker does not occur.例文帳に追加

このようにすれば、上記ドレーン電極とゲート電極が重なりながら発生する寄生キャパシタンス値Ｃ_gsが小さくなるのでフリッカー（ｆｌｉｃｋｅｒ）が発生しない。 - 特許庁

Concretely, a reduction rate when the supplied voltage is decreased is made smaller to reduce a power consumption value by parasitic capacitance between the power wire and cathode wire of the driving transistor of the light emitting pixel.例文帳に追加

具体的には、供給する電圧を減少させる際の減少率を小さくすることで発光画素の駆動トランジスタの電源線−カソード線間の寄生容量による消費電力値を低減する。 - 特許庁

To achieve high-speed response characteristic by reducing the parasitic capacitance of a wiring to the top of mesa in a semiconductor device such as an element for optical communication having a mesa-type photodiode.例文帳に追加

メサ型のフォトダイオードを有する光通信用素子等の半導体装置において、メサ上部への配線の寄生容量を低減し、応答特性の高速化を図る。 - 特許庁