「Parasitic capacitance」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

To eliminate an influence of parasitic capacitance on a pixel potential without greatly increasing a circuit.例文帳に追加

この発明は、回路を大幅に増加させることなく、寄生容量による画素電位への影響を無くすことを目的とする。 - 特許庁

To permit the suppression of a parasitic capacitance between wirings even when deviation of alignment of mask patterns arises upon forming via holes.例文帳に追加

ヴィアホールを形成する際にマスクパターンのあわせずれが生じても配線間の寄生容量を抑制できるようにする。 - 特許庁

To provide a semiconductor device in which thinning of a base layer and reduction in size are realized while preventing the collector-base parasitic capacitance from increasing.例文帳に追加

コレクタ・ベース間の寄生容量の増大化を防止しつつ、ベース層の薄膜化と小型化を実現した半導体装置を提供する。 - 特許庁

To provide a method capable of manufacturing a semiconductor device having wiring microfabricated with excellent efficiency by reducing the parasitic capacitance of an insulating film.例文帳に追加

絶縁膜の寄生容量を低減させて、配線の微細化させた半導体装置を効率よく製造できる方法を提供する。 - 特許庁

To provide a capacitive element which sufficiently suppresses generation of parasitic capacitance and is high in precision and superior in reliability.例文帳に追加

寄生容量の発生が十分に抑制された精度の高い且つ信頼性に優れた容量素子を実現する。 - 特許庁

To provide a semiconductor memory device and the manufacturing method of the same capable of effecting high speed operation reduced in the affection of parasitic capacitance.例文帳に追加

寄生容量の影響の少ない高速動作が可能な半導体記憶装置及びその製造方法を提供することにある。 - 特許庁

To provide a technology that can reduce the impact of parasitic capacitance on an element formed on an insulating film.例文帳に追加

絶縁膜上に形成した素子に対する寄生容量の影響を低減することが可能な技術を提供することを目的とする。 - 特許庁

To lower increase of parasitic capacitance due to the formation of an electrode connection with a bit line in regard to a semiconductor memory device and a method of manufacturing the same.例文帳に追加

半導体記憶装置及びその製造方法に関し、ビット線との電極接続部の形成に伴う寄生容量の増大を低減する。 - 特許庁

To improve the sensitivity of detecting an angular velocity output in a vibrator drive circuit which can remove crosstalk noise caused by parasitic capacitance.例文帳に追加

寄生容量によるクロストークノイズを除去可能な振動子の駆動回路において、角速度出力の検出感度を向上させること。 - 特許庁

METHOD AND CIRCUIT FOR DETECTING DISPLACEMENT USING MICRO-ELECTROMECHANICAL SENSOR WITH COMPENSATION OF PARASITIC CAPACITANCE AND SPURIOUS DISPLACEMENT例文帳に追加

寄生容量およびスプリアス変位の補償を伴うマイクロ・エレクトロ・メカニカル・センサを使用して変位を検出する方法および回路 - 特許庁

This decreases the parasitic capacitance parasitizing the pad electrode 32 and suppresses a deterioration in operating speed of the surface-emitting laser in high-frequency area.例文帳に追加

これにより、パッド電極３２に寄生する寄生容量を低減し、高周波域における面発光レーザの動作速度の低下を抑制する。 - 特許庁

To provide an SOI device which prevents dishing, and also reduces the parasitic capacitance of a resistor to obtain a high performance circuit operation.例文帳に追加

ディッシングの発生を防止するとともに、抵抗素子の寄生容量を低減して高性能な回路動作を実現したＳＯＩデバイスを提供する。 - 特許庁

To roughly uniform level shifts to be generated on pixel potentials due to parasitic capacitance existing parasitically at scanning lines within a display surface.例文帳に追加

走査信号線に寄生的に存在する寄生容量に起因して画素電位に生じるレベルシフトを表示面内で略均一にする。 - 特許庁

Then, the influence of the parasitic capacitor is eliminated to improve the adjustment system of the capacitance.例文帳に追加

したがって、寄生キャパシタの影響を排除して、キャパシタンスの調整制度を向上させることができる。 - 特許庁

To provide a semiconductor device suppressing a parasitic capacitance generated between a signal line and a capacitor 11 of a MIM structure regardless of a formation position of the signal line.例文帳に追加

信号線の形成位置に関わらず、信号線とＭＩＭ構造のキャパシタ１１との間で発生する寄生容量が抑制できるようにする。 - 特許庁

Thus, the parasitic capacitance of the output terminal 4 is decreased without deteriorating a surge protecting effect, thereby improving high frequency characteristics.例文帳に追加

このことによって、サージ保護効果を劣化させることなく出力端子４の寄生容量を減らし高周波特性を改善することが出来る。 - 特許庁

To provide a lateral hetero bipolar transistor that is formed on an SOI substrate, has a small amount of parasitic capacitance and resistance, and can be operated at high speed.例文帳に追加

ＳＯＩ基板上に形成されて寄生容量や寄生抵抗が小さく、高速動作が可能な横型のヘテロバイポーラトランジスタを提供する。 - 特許庁

To reduce parasitic capacitance on wiring, to reduce the number of elements, and to reduce the amplitude of an input signal in a signal line drive circuit.例文帳に追加

信号線駆動回路における配線の寄生容量の減少、素子数の削減、入力信号の振幅の縮小等を実現する。 - 特許庁

The heat radiating property of the electromagnetic inductive component can be made good and its parasitic capacitance can be made small, since its coil pattern 12 is formed taperingly.例文帳に追加

コイルパターン１２がテーパ状に形成されるから、放熱性がよく、寄生容量を小さくすることができる。 - 特許庁

To provide a vibration module which has a vibration device and a control device and in which generation of parasitic capacitance is suppressed.例文帳に追加

振動デバイスおよび制御デバイスを有し、寄生容量の発生が抑制された振動モジュールを提供すること。 - 特許庁

To suppress ghosts in a mode for sampling a plurality of pixels at the same time by reducing parasitic capacitance of wiring.例文帳に追加

複数画素同時サンプリング方式において、配線の寄生容量を削減し、もってゴーストを抑制する。 - 特許庁

Thus, a charging starting period to the parasitic capacitance 14 becomes earlier and reading delay time Δt is reduced.例文帳に追加

そのため、寄生容量１４への充電開始時期が早くなり、読み出し遅延時間Δｔを減少できる。 - 特許庁

To provide an improved control method and an improved control device of a power semiconductor switch capable of minimizing the effect of parasitic capacitance.例文帳に追加

寄生容量の影響を最少化させることのできる、パワー半導体スイッチの改良された制御方法及び制御装置を提供する。 - 特許庁

To more accurately obtain a value reflecting the output of a light receiving element by reducing influence of a parasitic capacitance of a switching transistor.例文帳に追加

スイッチングトランジスタの寄生容量の影響を少なくして、受光素子の出力を反映した値をより正確に得る。 - 特許庁

To suppress the increase of parasitic capacitance due to sealing resin, in the manufacturing method of a semiconductor device employing high-frequency element.例文帳に追加

高周波素子を用いた半導体装置の製造方法において、封止樹脂による寄生容量増加を抑制する。 - 特許庁

This device consists of the combination of a VCSEL 20, in which the parasitic capacitance is reduced and a diode for monitoring and can be applied to a wideband communication system.例文帳に追加

寄生容量が低減されたＶＣＳＥＬとモニター用ダイオードとの組合せからなり、広帯域幅の通信システムに利用可能である。 - 特許庁

To provide a production method of a probe drive mechanism with reduced parasitic capacitance generating between a cantilever and a supporting body.例文帳に追加

カンチレバーと支持体との間で発生する寄生容量を低減した探針駆動機構の製造方法を提供する。 - 特許庁

To reduce an effect of parasitic capacitance of a switching transistor to obtain a value reflecting an output of light receiving element more precisely.例文帳に追加

スイッチングトランジスタの寄生容量の影響を少なくして、受光素子の出力を反映した値をより正確に得る。 - 特許庁

To realize a semiconductor device where a base layer is lessened in film thickness, and a base is lessened in contact width preventing increase in parasitic capacitance between the collector and the base.例文帳に追加

コレクタ−ベース間の寄生容量の増大化を防止しつつ、ベース層の薄膜化及びベースのコンタクト幅の縮小化を実現させる。 - 特許庁

Edges of the p-type semiconductor layers are exposed, so that the parasitic capacitance in the edge of the p-type semiconductor layer will not be formed.例文帳に追加

ｐ型半導体層のエッジ部が露出しているので、ｐ型半導体層のエッジ部分での寄生容量がなくなる。 - 特許庁

By reducing the Vcom swing frequency, the power consumption associated with the parasitic capacitance can be substantially reduced.例文帳に追加

このようにＶｃｏｍスイング周波数を低下させることにより寄生容量に起因する電力消費量は実質的に低減される。 - 特許庁

To provide a semiconductor capacitive device in which capacitance characteristic high in symmetry can be obtained, and parasitic resistance is reduced.例文帳に追加

対称性の高い容量特性を得られるとともに、寄生抵抗の低減された半導体容量装置を提供する。 - 特許庁

To provide a semiconductor device capable of reducing parasitic capacitance, without having large influence on resistance at breakdown voltage and in an On-state.例文帳に追加

耐圧及びオン時の抵抗に大きな影響を与えることなく、寄生容量を低減することが可能な半導体装置を提供する。 - 特許庁

This widens a distance between the gate electrode 2a and the source electrode 3b to suppress a parasitic capacitance Cgs small to reduce the difference of the parasitic capacitance Cgs among pixels even when displacements occurr at the time of exposure, which decreases the degree of shot irregularity.例文帳に追加

これにより、ゲート電極２ａとソース電極３ｂとの間の距離が広がって寄生容量Ｃｇｓが小さく抑えられ、露光時にズレが生じた場合でも画素間の寄生容量Ｃｇｓの差が小さく、ショットムラの程度を軽減することが可能になる。 - 特許庁

To provide a semiconductor device having a structure such that a polyimide resin is arranged below a pad electrode to reduce a parasitic capacitance, thereby solving the following problem that an electrode step disappears in a step difference of a polyimide surface, and it becomes hard to reduce the parasitic capacitance through the increase of the step difference.例文帳に追加

パッド電極下にポリイミド樹脂を配して寄生容量を低減する構造を有する半導体光素子において、ポリイミド表面の段差での電極段切れの問題から段差増加による寄生容量の低減が困難となる。 - 特許庁

Electric charges accumulated in the parasitic capacitance (Cp1, Cp2) in charge pump stages (1-1, 1-2) which are in first transition states from output modes to input modes are made to transit to parasitic capacitance in charge pump stages which are in second transition states from the input modes to the output modes.例文帳に追加

出力モードから入力モードへの第１遷移状態にあるチャージポンプ段（１−１，１−２）の寄生容量（Ｃｐ１，Ｃｐ２）に蓄積された電荷が、入力モードから出力モードへの第２遷移状態にあるチャージポンプ段の寄生容量へ移送される。 - 特許庁

That is, one-side terminals (nodes N3, N4) of capacitors are connected by switches (SW5, SW6), in a state where charging/discharging passages of the capacitors C1, C2 are blocked, and the electric charges are transited to the parasitic capacitance of zero volt from the parasitic capacitance charged with voltage [Vin].例文帳に追加

すなわち、キャパシタＣ１，Ｃ２の充電・放電経路が遮断された状態で、各キャパシタの一方の端子（ノードＮ３，Ｎ４）がスイッチ（ＳＷ５，ＳＷ６)によって接続され、電圧「Ｖｉｎ」に充電された寄生容量からゼロボルトの寄生容量へ電荷が移送される。 - 特許庁

As a result, parasitic capacitance formed by a part of an embedded oxide film 3 arranged between the high-potential reference circuit part HV and the support substrate 2, and parasitic capacitance formed by a part thereof arranged between the low-potential reference circuit part LV and the support substrate 2 are electrically cut off.例文帳に追加

このため、埋込酸化膜３のうち高電位基準回路部ＨＶと支持基板２との間に配置される部分にて構成される寄生容量と低電位基準回路部ＬＶと支持基板２との間に配置される部分にて構成される寄生容量が電気的に遮断される。 - 特許庁

Thus, when a negative voltage is output to the positive side terminal of the output winding, the voltage of the second output winding is charged in the parasitic capacitance, while when a reverse voltage is output, a voltage obtained by applying the parasitic capacitance to the first output winding is output.例文帳に追加

出力巻線の正側端子に負の電圧が出力したとき、第２の出力巻線の電圧が寄生容量に充電され、逆の電圧が出力したとき、第１の出力巻線と寄生容量を加えた電圧が出力される。 - 特許庁

In addition, resistance Rp1, Rp2, capacitance Cp, inductance Lm, L1, and resistance RL1 are added in consideration of a skin effect and an electromagnetic proximity effect of the internal electrode within the laminated chip capacitor as well as a loss and parasitic capacitance of a dielectric material, and parasitic inductance of an external electrode.例文帳に追加

更に、積層チップコンデンサ内部における内部電極の表皮効果と、電磁近接効果を考慮するとともに、誘電体材料の損失や寄生キャパシタンス，外部電極の寄生インダクタンスも考慮し、レジスタンスRp1，Rp2、キャパシタンスCp、インダクタンスLm，L1，レジスタンスRL1を追加する。 - 特許庁

The width W_1 of an LDD region 87 of the pixel transistor 80 is set narrower than the width W_2 of a channel region 83, so as to reduce the value of the parasitic capacitance of the pixel transistor 80, namely, a parasitic capacitance formed between the LDD region 87 and a gate electrode 81.例文帳に追加

そして、画素トランジスタ８０のＬＤＤ領域８７の幅Ｗ_1をチャネル領域８３の幅Ｗ_2よりも狭く設定することで、画素トランジスタ８０に付く寄生容量、即ち、ＬＤＤ領域８７−ゲート電極８１間に形成される寄生容量の容量値を小さくする。 - 特許庁

This semiconductor device is constituted such that an input to an operational amplifier 9 connected in a voltage follower is connected to a pad 6, which is one end of a parasitic capacitance 10 associated with the pad 6, while the follower output end of the operational amplifier 9 is connected to the other end of the parasitic capacitance 10.例文帳に追加

この発明は、ボルテージフォロワに接続されたオペアンプ９の入力をパッド６ならびにパッド６の寄生容量１０の一方端に接続し、オペアンプ９のフォロワ出力端を寄生容量１０の他方端に接続して構成される。 - 特許庁

Equalization conductors (EC 1, EC 2) may be connected to the substrate and spaced from S 2 and S 1, respectively, by electrically insulating material to create additional capacitances with values selected to substantially equalize the total parasitic capacitance on S 2 with the total parasitic capacitance on S 1.例文帳に追加

等化コンダクタ(EC1、EC2)は電気絶縁性素材によって基板に接続し、S2及びS1からそれぞれ切り離して、追加的な電気容量をつくりだし、S2上の総電気容量をS1上の総電気容量とほぼ等しくするように、それらの値を設定する。 - 特許庁

In this quiescent period, a diode 26 prevents the charges of the parasitic capacitance of the MOS FET 11 from moving to the side of primary coil 2 and thereby unwanted pulse generated during the pause period resulting from the LC serial resonance of this parasitic capacitance and primary coil 2 can be controlled.例文帳に追加

この休止期間では、ＭＯＳ ＦＥＴ１１の寄生容量の電荷が一次コイル２側へ移るのをダイオード２６によって防止し、この寄生容量と一次コイル２とのＬＣ直列共振に起因して休止期間に発生する不要パルスを抑制する。 - 特許庁

Pre-charging of a parasitic capacitance C is started on time T0 which is ΔT ahead of the time T1, when a row to be light emitted is changed by the scanning signal SS, and a constant voltage Vpc is applied to a data line and the parasitic capacitance of an organic EL element 10 is pre-charged.例文帳に追加

寄生容量Ｃのプリチャージを、走査信号ＳＳにより発光させる行が切り替えられる時刻Ｔ１よりも期間ΔＴだけ先だった時刻Ｔ０に開始し、データ線には定電圧Ｖｐｃが印加され、有機ＥＬ素子１０の寄生容量が充電される。 - 特許庁