「Phase delay」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

To improve the precision of pseudo distance by elongating the time constant for smoothing the offset between the measurement code phase and phase variation of carrier wave by eliminating the ionospheric layer delay from the measurement code phase and measurement carrier wave phase variation, in the satellite navigation system.例文帳に追加

衛星航法装置において、キャリアスムージングに用いられる測定コード位相および測定搬送波位相変化量から電離層遅延を除去し、測定コード位相と搬送波位相変化量の間のオフセットを平滑化する時定数を長くして擬似距離の精度を上げること。 - 特許庁

A phase difference output section 14 uniquely estimates a phase difference between the reference signals RF0-RF4 and the reception signal RV on the basis of power values of the delay discrimination signals SD1-SD4 and generates a phase difference signal PH with a power value corresponding to the estimated phase difference.例文帳に追加

位相差出力部１４は、遅延弁別信号ＳＤ１〜ＳＤ４の電力値に基づいて、参照信号ＲＦ０〜ＲＦ４と受信信号ＲＶとの間の位相差を一意に推定し、推定した位相差に応じた電力値を有する位相差信号ＰＨを生成する。 - 特許庁

A phase adjustment circuit (12) generates a second clock signal (CKIO'), whose phase is delayed than a first clock signal (CKIO), by delaying the first clock signal (CKIO) for prescribed time based on information on delay time set up by a setting means of the delay time.例文帳に追加

位相調整回路（１２）は、遅延時間設定手段に設定された遅延時間情報に基づいて第１クロック信号（ＣＫＩＯ）を所定時間遅延させることで、第１クロック信号よりも位相の遅れた第２クロック信号（ＣＫＩＯ’）を生成する。 - 特許庁

In addition, the phase rotation amount decision unit 121 determines a phase rotation amount on the basis of scheduling information including at least a circulation delay amount and frequency allocation information given to the transmission signal by the circulation delay units 117-1 to 117-M.例文帳に追加

また、位相回転量決定部１２１は、循環遅延部１１７−１〜１１７−Ｍが送信信号に対して与える循環遅延量および周波数割当情報を少なくとも含むスケジューリング情報に基づいて、位相回転量を決定する。 - 特許庁

A delay control circuit 140 delays the first clock signal within the range of phase margin of the identification circuit 130 set in advance and controls the state of phase deviation between the data signal and the second clock signal, by making the second clock signal delay.例文帳に追加

遅延制御部１４０は、あらかじめ設定された識別回路１３０の位相余裕の範囲内で第１クロック信号を遅延させるとともに、第２クロック信号を遅延させることでデータ信号と第２クロック信号の位相ずれの状態を制御する。 - 特許庁

The phase sampling data of π/4 shift QPSK modulated wave which is sampled by a semi-synchronous detector 1 is delayed by the time period required for n-times sampling by a delay unit 3 to obtain the phase difference between the sampling data before and after the delay.例文帳に追加

準同期検波部１によりサンプリングされたπ／４シフトＱＰＳＫ変調波の位相サンプリングデータを、遅延差分部３により、ｎ回のサンプリングに要する時間だけ遅延させて、その遅延させた位相サンプリングデータと遅延前の位相サンプリングデータとの位相差を求める。 - 特許庁

The delay time adjusting part receives the reference clock signal, precisely adjusts the delay time in response to the error control signal generated from the phase detector, generates the input clock signal and the shift signal indicating the delay time for increasing, decreasing the reference clock signal and adjusts the number of the first delay devices.例文帳に追加

遅延時間調節部は、基準クロック信号を受信し、位相検出器から発生する誤差制御信号に応答して遅延時間を精密に調節し、基準クロック信号が増減される遅延時間を示す入力クロック信号及びシフト信号を発して第１遅延素子の個数を調節する。 - 特許庁

The sampling phase setting means 8 calculates a video data integrated value every field under each of these setting conditions, detects a frequency dividing ration and delay time which result the largest integrated value in these integrated values, and sets the frequency dividing ration of the frequency dividing section 6a and the delay time of the delay section to the detected frequency dividing ration and delay time respectively.例文帳に追加

同サンプリング位相設定手段８はこれら各設定状態のもとで１フィールドごの映像データ積算値を算出し、この積算値のうちで最大の積算値となる分周比及び遅延時間を検出し、同検出した分周比及び遅延時間にするように分周部6a及び遅延部７を設定する。 - 特許庁

To provide a delay locked loop device, capable of a duty cycle compensation (DCC), in which problems in the operation of a delay locked loop are solved by resetting the delay locked loop if a phase difference between rising and falling clocks of DCC is over specific delay, in response to a change in a power supply voltage, after locking.例文帳に追加

ＤＣＣを可能とする遅延固定ループにおいて、ロックの後、電源電圧値の変化に応じ、ＤＣＣの立ち上がりクロック及び立ち下がりクロックの位相差が特定遅延以上となるとき、遅延固定ループをリセットするようにし、遅延固定ループの動作上の問題を解決する遅延固定ループ装置を提供を課題とする。 - 特許庁

The DLL circuit comprises a delay line (CDL) 10 for delaying a clock signal at a relatively coarse adjustment pitch, a delay line (FDL) 20 for delaying a clock signal at a relatively fine adjustment pitch, and phase detection circuits 41 and 42 and counter control circuits 51 and 52 for controlling the delay of delay lines 10 and 20.例文帳に追加

相対的に粗い調整ピッチでクロック信号を遅延させるディレイライン（ＣＤＬ）１０と、相対的に細かい調整ピッチでクロック信号を遅延させるディレイライン（ＦＤＬ）２０と、ディレイライン１０，２０の遅延量を制御する位相検知回路４１，４２及びカウンタ制御回路５１，５２とを備える。 - 特許庁

A controller 114 of the magneto-optical disk device 200 controls a delay circuit 127, so as to generate a regenerative clock, in which the delay quantity to a phase of a reference lock is changed when recording operation is generated.例文帳に追加

光磁気ディスク装置２００のコントローラ１１４は、記録動作が発生すると、基準クロックの位相に対する遅延量を変化させた再生クロックを生成するように遅延回路１２７を制御する。 - 特許庁

An adder 9 of this code synchronization capture circuit sums a reception signal of a system of an antenna 1-1, without phase shift and reception signal of a system of an antenna 1-2 with a delay Td by a delay device 11.例文帳に追加

アンテナ1-1の系統の受信信号はそのままの位相で、またアンテナ1-2の系統の受信信号は、遅延器１１で遅延Ｔｄが与えられた状態で、加算器９により互いに加算する。 - 特許庁

The control section 10 outputs a control voltage VC, corresponding to a phase difference between output signals CLKA and CLKB of two prescribed delay sections D(4) and D(n) from among n delay sections D(1) to D(n).例文帳に追加

制御部１０は、ｎ個の遅延部Ｄ（１）〜Ｄ（ｎ）のうち所定の２個の遅延部Ｄ（４），Ｄ（ｎ）の出力信号ＣＬＫＡ，ＣＬＫＢの位相差に応じた制御電圧ＶＣを出力する。 - 特許庁

Delay values of the respective data paths are adjusted to the phase difference by adjusting a first variable delay circuit based on the comparison result for every data path, and its counter value is kept.例文帳に追加

前記データパス毎に、前記比較結果に基づいて第１の可変遅延回路を調整することにより、それぞれの前記データパスの遅延値を前記位相差に調整するとともに、そのカウンタ値を保持する。 - 特許庁

A feedback delay analyzing means 4 finds signal delay time on a feedback route from the output of a frequency variable oscillation circuit to the input of a phase frequency comparator circuit.例文帳に追加

フィードバック遅延解析手段４は、前記周波数可変型発振回路の出力から前記位相周波数比較回路の入力までのフィードバック経路における信号遅延時間を求める。 - 特許庁

The sampling phase setting means 8 sets the frequency dividing ratio of the frequency dividing section 6a of the PLL circuit 6 to a certain value, and changes the delay time of the delay section 7 every field at this frequency dividing ratio.例文帳に追加

サンプリング位相設定手段８は、ＰＬＬ回路６の分周部6aの分周比をある値に設定するとともにその分周比で遅延部７の遅延時間を１フィールドごとに切り換えていく。 - 特許庁

To solve the problem that it becomes difficult to perform phase control over a delay interferometer if input signal light is abnormal in a configuration that DQPSK modulated signal light is decoded by the delay interferometer and a data reproducing circuit.例文帳に追加

遅延干渉計およびデータ再生回路によりＤＱＰＳＫ変調信号光を復号する構成において、遅延干渉計の位相制御が入力信号光の異常時に困難となる。 - 特許庁

The disk drive calculates the number of used stages of the first delay stage corresponding to one cycle of the found recording frequency and needed for phase adjustment of the sampling clock and non-activates first delay stages that are not used.例文帳に追加

ディスク装置は、求めた記録周波数の１周期分に対応し、サンプリングクロックの位相調整に必要な第１遅延段の使用段数を求め、使用しない第１遅延段を非活性化する。 - 特許庁

The phase adjustment part adjusts a delay amount applied to the serial transfer data to be output based on a determination result of the determination part.例文帳に追加

位相調整部は、判定部での判定結果に基づいて、出力されるシリアル転送データに付与する遅延量を調整する。 - 特許庁

When the movable table 8 is stopped, generation of the vibration can be suppressed without being affected by the phase delay associated by the passing in the low-pass filter.例文帳に追加

可動テーブル８が停止しているとき、ローパスフィルタ通過に伴う位相遅れの影響を受けず、振動発生が抑えられる。 - 特許庁

Furthermore, in order to stably cancel an interference signal, the gain, phase, and delay of the loop are controlled using a reception S/N or CQI signal.例文帳に追加

また、安定な妨害信号キャンセルを行うため、受信ＳＮやＣＱＩ信号などを用いてループの利得、位相、遅延を制御する。 - 特許庁

The control signal is the signal which performed at least one of phase delay adjustment and gain adjustment to the vibration signal.例文帳に追加

前記制御信号は、前記振動信号に対して位相遅れ調整およびゲイン調整の少なくとも一方を行った信号である。 - 特許庁

The integration circuit 46 is composed of a low boost filter (LBF), and a phase delay in an intended compensation band is set to a value according to the integration processing.例文帳に追加

積分回路４６をローブーストフィルタ（ＬＢＦ）で構成し、目的補償帯域での位相遅れを積分処理に応じた値とする。 - 特許庁

To control opening characteristic of an engine valve to a safety side, even if a sensor fault or renewal delay of a detection value of a rotation phase is occurred.例文帳に追加

センサ故障や回転位相の検出値の更新遅れがあっても、機関バルブの開特性を安全側に制御できるようにする。 - 特許庁

The output unit generates an output oscillation signal based on the delay signal having the phase difference determined to be within the predetermined range.例文帳に追加

出力部は、前記位相差が所定範囲内であると判定された遅延信号に基づいて、出力発振信号を生成する。 - 特許庁

A 1-bit delay interferometer 66 converts the phase modulation signal included in an output light of the branching unit 50 into an intensity modulation signal.例文帳に追加

１ビット遅延干渉計６６は分波器５０の出力光に含まれる位相変調信号を強度変調信号に変換する。 - 特許庁

To provide a phase mixing circuit, which prevents the increase of jitter even when PVT is fluctuated, and a delay locked loop circuit equipped with the circuit.例文帳に追加

ＰＶＴが変動してもジッタの増加を防止する位相混合回路及びそれを備えた遅延固定ループ回路を提供する。 - 特許庁

A PN code phase delay element 31 generates a PN code in which E_PN, P_PN, and L_PN have shifted phases by 1/2τ chip each other.例文帳に追加

ＰＮコード位相遅延器３１で、ＰＮコードであり、互いに１／２τチップだけ互いに位相をずらしたＥ_ＰＮ，Ｐ_ＰＮ，Ｌ_ＰＮを得る。 - 特許庁

Each of the delay circuits DLY is operable with low power without incurring phase deviation between differential signals, so that multi-stage connection can be performed thereon.例文帳に追加

各遅延回路ＤＬＹは、差動信号間の位相ズレを起こさずに低電力で動作可能であるため、多段に接続可能である。 - 特許庁

From a total gas amount determined in a manner described above, a correction value to correct an amount equivalent to a phase delay of a feedback control amount is led out.例文帳に追加

このようにして求められた全ガス量から、フィードバック制御量の位相遅れ分を補正するための補正値を導出する。 - 特許庁

Accordingly, the phase delay is suppressed in the whole control and for example, suitable steering assistance control can be performed.例文帳に追加

したがって、全体の制御における位相遅延が抑えられることになり、例えば適切な操舵支援制御を行うことができる。 - 特許庁

The data shift circuit 106 delays the phase of a frequency dividing clock 103 to delay timing of data retiming of serial-to-parallel conversion circuits 115, 116.例文帳に追加

データシフト信号106は分周クロック103の位相を遅らせることにより、シリアルパラレル変換回路115、116のデータリタイミングのタイミングを遅らせる。 - 特許庁

To improve steering feeling by recovering the delay of an inertia compensating control by improving phase compensation treatment to torque signals.例文帳に追加

トルク信号に対する位相補償処理を改良することによって、慣性補償制御の遅れを補填し、操舵フィーリングを改善する。 - 特許庁

Inputs of two hybrid circuits are connected by a 180° delay line, and by feeding power from a one-side port an inter-antenna phase difference ±90° is obtained.例文帳に追加

１．２つのハイブリッド回路の入力を180°遅延線路で接続し、片側のポートより給電することでアンテナ間位相差±90°を得る。 - 特許庁

To reduce delaying difference in rise and fall of an output signal, while acquiring relative accuracy in phase delay among pulse signals.例文帳に追加

パルス信号間における位相遅延の相対精度を確保しつつ出力信号の立ち上がり／立ち下がりの遅延差を小さくする。 - 特許庁

An FEC output phase control circuit 160 switches output from the delay data to the accumulated parity data when the signal C0 is inputted.例文帳に追加

ＦＥＣ出力位相制御回路１６０は信号Ｃ０が入力されると出力を遅延データから蓄積パリティデータに切り換える。 - 特許庁

Each two-branch circuit consists of a symbol delay circuit 43a, a phase offset adjusting circuit 43b, an addition circuit 43c and a subtraction circuit 43d.例文帳に追加

各二分岐回路は、シンボル遅延回路４３ａと、位相オフセット調整回路４３ｂ、加算回路４３ｃと、減算回路４３ｄからなる。 - 特許庁

The phase regulation circuit comprises a carrier delay regulation circuit outputting an inputted carrier while delaying depending on phase information, and a phase difference detecting/regulating circuit for determining the phase difference between an input signal and the delayed carrier, outputting a corresponding value as the phase information, regulating the delayed carrier such that the phase thereof substantially matches the phase of the input signal and outputting a phase regulated carrier.例文帳に追加

位相調整回路として、位相情報に応じて、入力された搬送波を遅延させて出力する搬送波遅延調整回路と、入力信号と前記遅延した搬送波との間の位相差を求め、これに応じた値を前記位相情報として出力し、前記遅延した搬送波を、その位相が前記入力信号の位相にほぼ一致するように調整して、位相調整後の搬送波として出力する位相差検出調整回路とを備える。 - 特許庁

Further, the device is provided with a clock phase adjusting unit 130 generating delay to a clock, where the delay is same or longer than the time taken from when the external access request is issued until when a critical path shown by a broken line in Fig.1 is passed, and the delay is also shorter than one cycle.例文帳に追加

さらに、外部アクセス要求が発せられてから図1中の破線で示されるクリティカルパスを経由するための所要時間に対し、同じかそれ以上の遅延であって、かつ、１サイクルより短い遅延をクロックに生じさせるクロック位相調整部130を備える。 - 特許庁

To maintain phase relation independently of delay quantity even when delay adjustment is performed in a time unit having no relation with the integer times of sampling time of an inverse fast Fourier transform (IFFT) sampling clock, and to solve a delay difference which may be generated between respective OFDM modulation output systems.例文帳に追加

ＩＦＦＴサンプリングクロックのサンプリング時間とは整数倍の関係にない時間単位で遅延調整が成される場合でも、遅延量によらず位相関係を維持して、ＯＦＤＭ変調出力の各系統の間に生じる遅延差を解消する。 - 特許庁

Thus, group delay dispersion is negated, consequently, group delay dispersion corresponding to second order derivative to a phase frequency is improved without changing the multiplexing/demultiplexing characteristics of the optical multiplexer/demultiplexer, and group delay dispersion is minimized as the whole of multistage lattice filter.例文帳に追加

これにより、群遅延分散が打ち消され、この結果、光合分波器の合分波特性は変えずに、位相の周波数に対する２回微分に対応する群遅延分散を改善し、多段ラティスフィルタ全体として群遅延分散を最小化することができる。 - 特許庁

The skew control circuit 10 includes a delay circuit 30 which outputs a clock delaying the clock CK1 as the clock CK2, and a delay control circuit 20 which receives a clock CK3, corresponding to any one of the multi-phase clocks and controls the delay time of the clock CK2, with respect to the clock CK1 so as to phase match those of the clocks CK1 and CK3.例文帳に追加

スキュー調整回路１０は、クロックＣＫ１を遅延させたクロックをクロックＣＫ２として出力する遅延回路３０と、多相クロックのいずれかに対応するクロックＣＫ３を受け、クロックＣＫ１とＣＫ３の位相が一致するように、クロックＣＫ１に対するクロックＣＫ２の遅延時間を調整する遅延調整回路２０を含む。 - 特許庁

To suppress deterioration of an operation frequency under an operation restriction in which (data delay time of a delay element×N) is necessary to be in a range of 1 period of the clock for a circuit of the conventional technology creating N phase clocks by arranging N delay elements, and to realize a circuit creating N phase clocks using a simple circuit.例文帳に追加

遅延素子をＮ個直列に配置することによりＮ位相クロックを生成する従来技術による回路では、遅延素子のデータ遅延×Ｎがクロック１周期の範囲内に収まる必要があり、この動作制限による回路の動作周波数低下を抑え、かつ、簡素な回路を用いてＮ個の位相クロックを生成する回路を実現する。 - 特許庁

A phase shift due to a difference in phase delay time between the power supply lines L2a and L2b is compensated by suitably adjusting circuit constants of a first impedance element 22 and a second impedance element 23 to keep the signals 180° out of phase with each other.例文帳に追加

また、第１インピーダンス素子２２、及び第２インピーダンス素子２３の回路定数を適宜調整することにより、各電源線Ｌ２ａ，Ｌ２ｂの位相遅れ時間の相違による位相ずれを補償し、各信号の位相差が１８０°となるように維持する。 - 特許庁

An amplitude/phase comparator 48 generates an amplitude difference signal and a delay time difference signal based on a signal outputted from a variable phase shifter 46a and a signal outputted from a variable phase shifter 46b and inputs the generated signals to a transmission characteristic controller 49.例文帳に追加

振幅位相比較部４８は、可変位相器４６ａから出力された信号と、可変位相器４６ｂから出力された信号とに基づいて振幅差異信号と遅延時間差異信号を生成し、伝送特性制御部４９に入力する。 - 特許庁