「Reference clock」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

A control signal, for controlling a controlled oscillator of a signal generator circuit for generating a write clock, is fed as a reference signal to a signal generator circuit for generating a read clock.例文帳に追加

ライトクロックを生成する信号生成回路の制御発振器を制御する制御信号を基準信号としてリードクロックを生成する信号生成回路に供給する。 - 特許庁

An output clock of a system being a phase difference generating section 1a is used as a reference clock, and employs a phase difference detector 7 to detect the phase differences between the output clocks of other systems.例文帳に追加

位相差生成部１ａである１系統の出力クロックを基準クロックとし、他の系統の出力クロックとの位相差を位相差検出器７を用いて検出する。 - 特許庁

When decompressing a transport stream, a clock signal generated using a reference signal contained therein is used and when decompressing a program stream, a stable clock is used.例文帳に追加

トランスポートストリームを伸長する場合には、それに含まれる基準信号を用いて発生したクロック信号を用い、プログラムストリームを伸長する場合には安定なクロックを用いる。 - 特許庁

When a clock signal CKNRM becomes Lo, a clock signal CK1 becomes Hi, and switches 20, 22 are turned on, reference voltage VREF2 is charged to a capacitance element 17.例文帳に追加

クロック信号ＣＫＮＲＭが’Ｌｏ’、クロック信号ＣＫ１が’Ｈｉ’となってスイッチ２０，２２がＯＮすると、静電容量素子１７にリファレンス電圧ＶＲＥＦ２が充電される。 - 特許庁

A second phase comparator 54 compares a phase of the reference clock (a) with that of a feedback clock (b) and generates second synchronizing control signals (m), (n) in accordance with a phase difference therebetween.例文帳に追加

第２の位相比較器５４は、基準クロック(a)の位相とフィードバック・クロック(b)の位相とを比較して、それらの位相差に応じた第２の同期制御信号(m),(n)を生成する。 - 特許庁

To provide a delay locked loop circuit for generating a delay clock signal with high accuracy, regardless of duty ratio of a reference clock signal while there is no regular jitter theoretically.例文帳に追加

原理的に定常ジッタがなく、基準クロック信号のデューティ比にかかわらず高精度な遅延クロック信号を生成可能な遅延ロックドループ回路を実現する。 - 特許庁

The reference clock (RCK) outputted from the PLL circuit (7) to the (n) general ICs (8-1 to 8-n) is used as a clock to the (n) general ICs (8-1 to 8-n).例文帳に追加

ＰＬＬ回路（７）からｎ個の汎用ＩＣ（８−１〜８−ｎ）に出力されるリファレンスクロック（ＲＣＫ）は、ｎ個の汎用ＩＣ（８−１〜８−ｎ）へのクロックとして使われる。 - 特許庁

The gate circuit 12 receives a reference clock signal 2 having a prescribed period to a clock positive input, and delays the signal 2 by a first transmission delay amount D1.例文帳に追加

ゲート回路１２は、所定の周期の基準クロック信号２をクロック正入力に受け、基準クロック信号２を第１の伝達遅延量Ｄ１だけ遅延する。 - 特許庁

A first DLL circuit 10 outputs a delayed clock signal DCLK obtained, by delaying a reference clock signal REFCLK from one of a first delay step 16a.例文帳に追加

第１ＤＬＬ回路１０は、第１遅延段１６ａの一つから参照クロック信号ＲＥＦＣＬＫを遅延させた遅延クロック信号ＤＣＬＫを出力する。 - 特許庁

To synchronize carrier frequencies between base stations while using a clock generated by a built-in clock generator as a reference signal which decides the carrier frequency of a transmission signal.例文帳に追加

内蔵クロック発生器によるクロックを、送信信号のキャリア周波数を決定する基準信号として用いつつも、各基地局間でキャリア周波数の同期をとる。 - 特許庁

A data change point detection circuit 43 compares a phase at a change point of input data 37 with a phase of an m-phase clock signal resulting from 1/m dividing of a reference clock 38.例文帳に追加

データ変化点検出回路４３で入力データ３７の変化点と基準クロック３８をｍ分割したｍ相のクロック信号との位相比較を行う。 - 特許庁

The clock signal extracting device is provided with a light modulating part 20a, a reference signal generating part 30a, a phase comparing part, a modulated electric signal generating part 50, and a clock signal generating part 60a.例文帳に追加

光変調部２０ａ、基準信号生成部３０ａ、位相比較部、変調電気信号生成部５０及びクロック信号生成部６０ａを備えている。 - 特許庁

The variable frequency divider 18 frequency-divides the unit clock CKi by the number Y and outputs a signal having a frequency being n times as large as the frequency fr of the reference clock CKr.例文帳に追加

可変分周器１８は、パルス数Ｙで単位クロックＣＫ_i を分周し、基準クロックＣＫ_r の周波数ｆｒのｎ倍の周波数を持つ信号を出力する。 - 特許庁

A first frequency divider 110 divides the frequency of a video clock received in accordance with a predetermined transmission standard while using ratio information received similarly and generates a reference clock.例文帳に追加

第１分周器１１０は、所定の伝送規格にしたがい受信したビデオクロックを同様に受信した比率情報を用いて分周し、基準クロックを生成する。 - 特許庁

The phase control part receives the reference clock and generates a phase control signal for determining to which cycle among a plurality of cycles of the shift clock the insertion pulse is inserted.例文帳に追加

位相制御部は、基準クロックを受け取って、挿入パルスを、シフトクロックの複数サイクル中のどのサイクルに挿入するかを定める位相制御信号を生成する。 - 特許庁

During a period of time when the reference clock signal PCK is not input, the multiplication clock signal POUT is generated by using the cycle data stored in a cycle data register 11.例文帳に追加

基準クロック信号ＰＣＫが入力されていない期間は、周期データレジスタ１１に記憶されている周期データを用いて逓倍クロック信号ＰＯＵＴ を生成する。 - 特許庁

A counter 2 counts the number of leading edges of the output clock signal ST in a high level period of the reference clock signal SR to output a count value CN.例文帳に追加

このうち、カウンタ２は、レファレンスクロック信号ＳＲのハイレベル期間に出力クロック信号ＳＴの立上がりエッジが幾つ存在したかを計数しカウント値ＣＮを出力する。 - 特許庁

To detect a phase of an input clock signal with a high phase resolution using a sampling clock signal as a reference in a digital phase detector available for a phase lock loop.例文帳に追加

フェーズロックループで使用可能なデジタル位相検知器において、サンプリングクロック信号を基準として高い位相分解能で入力クロック信号の位相を検知する。 - 特許庁

A clock signal generation circuit 172 latches signals fed back from an opposite phase output terminal Q(bar) in response to the rising edge of reference clock signals S0.例文帳に追加

クロック信号生成回路１７２は、基準クロック信号Ｓ０の立ち上がりエッジに応答して、逆相出力端子Ｑ（バー）からフィードバックされる信号をラッチする。 - 特許庁

A clock supply circuit 110 provides a reference clock having frequency higher than the frequency of the strobe signal S1 inputted to the delay element 140 to a DLL circuit.例文帳に追加

クロック供給回路１１０は、遅延素子１４０に入力されるストローブ信号Ｓ１の周波数より高い周波数を有する基準クロックをＤＬＬ回路に供する。 - 特許庁

Using the modulated clock signal having fluctuation in the frequency for the reference clock flats an EMI spectrum and the need for using a ferrite core and a multi-layered board can be eliminated.例文帳に追加

基準クロックに周波数の揺らぎを有する変調クロックを用いることにより、ＥＭＩスペクトルを平坦化でき、かつフェライトコアや多層基板を用いる必要がない。 - 特許庁

A signal generating circuit (20) generates two signals which changes complementarily according to the rising and falling of the reference clock signal and a change of the delay clock signal.例文帳に追加

信号生成回路（２０）は、基準クロック信号の立ち上がり及び立ち下がり並びに遅延クロック信号の変化に応じて相補的に変化する二つの信号を生成する。 - 特許庁

A CPU 204, a counter 201, a register 202 and a comparator 205 generate a variation clock that is a frequency variation of a reference clock by a time below one period.例文帳に追加

ＣＰＵ２０４、カウンタ２０１、レジスタ２０２、及びコンパレータ２０５は基準クロックの周波数をその一周期未満の時間で変動させた変動クロックを生成する。 - 特許庁

An apparatus includes a VCXO, a memory for storing a reference frequency and a reference level as a voltage level for causing the VCXO to generate a clock having the reference frequency, and a D/A converter control unit and a D/A converter which generate the clock having the required frequency by applying the reference frequency stored in the memory and a voltage determined with reference to the reference level to the VCXO.例文帳に追加

ＶＣＸＯと、基準周波数とこの基準周波数のクロックをＶＣＸＯに発生させる電圧のレベルである基準レベルとを記憶するメモリと、必要な周波数のクロックを、メモリに記憶されている基準周波数および基準レベルを基準に求められる電圧をＶＣＸＯに与えて発生させるＤ／Ａコンバータ制御部およびＤ／Ａコンバータと、を有する装置において、下記の処理を行う。 - 特許庁

A switching signal control circuit 18 receives the in-apparatus reference clock and an external clock switching signal, applies rewrite control to a frequency division count of the clock frequency divider circuit 12 or 13 corresponding to a change in the external clock switching signal into a frequency division count of the clock frequency divider circuit 17 and controls the switching circuit.例文帳に追加

切替信号制御回路１８は装置内基準クロックと外部クロック切替信号を入力し、外部クロック切替信号の変化に対応しクロック分周回路１２または１３の分周カウンタ値をクロック分周回路１７の分周カウンタ値に書替制御した後切替回路を制御する。 - 特許庁

The semiconductor integrated circuit comprises a plurality of clock trees 5-1 to 5-4 to which a first clock signal 16 is distributed; and a phase comparator circuit 8 for detecting a phase difference of a plurality of feedback clock signals 19-1 to 19-4 which are output from the plurality of clock trees 5-1 to 5-4, respectively, with respect to a reference clock signal 18.例文帳に追加

第１クロック信号１６が分配される複数のクロックツリー５−１〜５−４と、複数のクロックツリー５−１〜５−４からそれぞれ出力される複数のフィードバッククロック信号１９−１〜１９−４のリファレンスクロック信号１８との位相差を検出する位相比較回路８とを備えている。 - 特許庁

Even when a "0" level section for a short period exsists in a "1" level section of a comparison clock 102, a clock abnormity detection section 107 detects that a second rising edge is generated in the comparison clock 102 with respect to one rising edge of a reference clock 101 and provides an output of a clock abnormity signal 108.例文帳に追加

比較クロック１０２の“１”レベル区間に短期間の“０”レベル区間が入ってしまった場合にも、基準クロック１０１の１回の立ち上がりエッジに対し比較クロック１０２に２回目の立ち上がりエッジが発生したことをクロック異常検出部１０７が検出しクロック異常信号１０８を出力する。 - 特許庁

To provide a technology of reducing a "deviation" amount of a transmission/reception reference without a circuit correcting a "deviation" of a reference timing (transmission/reception reference) of data transmission/reception in a communication system where a clock signal is transmitted from a certain communication device and a communication device having received the clock signal transmits/receives data referring to the received clock signal.例文帳に追加

ある通信装置からクロック信号を送信し、このクロック信号を受信した通信装置が受信したクロック信号を基準にデータの送受信を行う通信システムにおいて、データ送受信の基準タイミング（送受信基準）の「ずれ」を補正する回路を備えることなく、送受信基準の「ずれ」量を減少させるができる技術を提供する。 - 特許庁

When the multiplexing data, where one kind or a plurality of kinds of data, including the video data are multiplexed, are reproduced, a reference clock is initialized by the decode start time information of the video data, when the automatic count-up of the reference clock is started; and decode start time is compared with the time of the reference clock for controlling the synchronization of the decode of a decoding means.例文帳に追加

ビデオデータを含む１種類のデータ又は複数種類のデータを多重化した多重化データを再生するとき、基準時計の自動カウントアップを開始する際に、基準時計をビデオデータのデコード開始時刻情報で初期化すると共に、デコード開始時刻と基準時計の時刻とを比較して復号化手段のデコードの同期を制御する。 - 特許庁

To provide a digital broadcast receiving apparatus for precisely synchronizing an event reference time being the reference of an event including part of the time series information on a time base with a provided reference clock being the reference of provided time synchronization among a plurality of pieces of time series information.例文帳に追加

時系列情報における時間軸上の部分を含むイベントの基準となるイベント基準時間と、複数の時系列情報間における提示時間同期の基準となる提示基準時計とを精密に同期させることを課題とする。 - 特許庁

The time synchronization method adopts a system where a reference time supply section 4 is provided to an external network side interface of a router 3 connected to a LAN 2, and the reference time supply section 4 is connected to a reference time supply section 6 connected to a reference clock 7 not via other router through a transmission line 5.例文帳に追加

ＬＡＮ２と接続されたルータ３の外部ネットワーク側インターフェースに基準時刻供給部４を設け、これを伝送路５によって他のルータを介さずに基準時計７と接続された基準時刻供給部６に接続する。 - 特許庁

When a time setting device 24 inquires time to a reference time computer 1 and receives a reference time from the computer, the reference time is corrected so as to add the transmission time of the reference time and is set in a clock 23.例文帳に追加

時刻設定装置２４が、基準時刻計算機１０に時刻の問合せを行ない、基準時刻計算機から基準時刻を受けたとき、基準時刻の伝送時間を加算するように当該基準時刻を補正して時計２３に時刻を設定する。 - 特許庁

Receivers 30A to 30C for synchronizing with a transmitter 10 by adjusting the internal reference clock, on the basis of the clock information contained in the packet transmitted from the transmitter 10 do not adjust the internal reference clock, on the basis of the clock information contained in a received packet, when the packet is a retransmitted packet.例文帳に追加

送信機１０から送信されたパケットに含まれているクロック情報に基づいて内部基準クロックを調整することによって送信機１０との同期を取る受信機３０Ａ〜３０Ｃは、受信したパケットが再送されたパケットである場合、かかるパケットに含まれているクロック情報に基づいて内部基準クロックを調整しない。 - 特許庁

To make a phase adjustment circuit not receive an influence caused by a phase deviation between a signal based on a reference clock and a signal based on a frequency dividing clock signal in the phase adjustment circuit in a time switch for writing time division data composed of frames into a memory on the basis of the reference clock and controlling read-out on the basis of a frequency dividing clock.例文帳に追加

本発明はフレーム構成の時分割データを基準クロックに基づいてメモリに書き込んで分周クロックにより読み出し制御を行う時間スイッチにおける位相調整回路に関し，基準クロックに基づく信号と分周クロック信号に基づく信号の位相ずれに対して影響を受けないようにすることを目的とする。 - 特許庁

A clock signal CLK, to be used as a reference for on output signal with reference to a 1394 LSI 10, is generated from a clock generation part 2, and a timing signal EN, corresponding to the data length of a TS-packet, is generated in a timing generation part 3.例文帳に追加

クロック発生部２からは、１３９４ＬＳＩ１０に対する出力信号の基準となるクロック信号ＣＬＫが生成され、タイミング発生部３では、ＴＳ−パケットのデータ長に応じたタイミング信号ＥＮが発生される。 - 特許庁

The ECUs 10 and 40 use the received clock signal as a transmission/reception reference which is a reference timing at the time of data transmission/reception, and send or receive data to/from data communication lines 6 and 7 other than the clock communication line 5.例文帳に追加

すると、各通信ＥＣＵ１０，４０は、受信したクロック信号をデータ送受信時の基準タイミングである送受信基準として、クロック通信線５以外のデータ通信線６，７に対してデータの送信およびデータの受信を行う。 - 特許庁

As a result, the corresponding slew rate is set as changing from the first reference voltage 151 to the second reference voltage 152 to the unit time duration ΔT which is the difference of the periods of the first clock 118 and the second clock 119.例文帳に追加

結果、第１のクロック１１８と第２のクロック１１９の周期の差分である単位時間ΔＴに第１の参照電圧１５１から第２の参照電圧１５２まで変化するのに対応するスルーレートが設定される。 - 特許庁

For example when a system is operated at low speed and writing of one time can be performed in one cycle of a reference clock signal PCLK, writing operation is performed every one cycle of the reference clock signal PCLK by setting a writing cycle mode WM.例文帳に追加

例えば、システムが低速に動作して基準クロック信号PCLKの一周期内に一回の書き込みが可能な場合には前記書き込み周期モ−ドWMの設定により基準クロック信号PCLKの一周期毎に書き込み動作が遂行される。 - 特許庁

The current mode bus interface system transmits from a current mode host interface device a reference current, clock current and data current and receives a current mode client interface device a reference current, clock current and data current.例文帳に追加

電流モードバスインターフェースシステムは、電流モードホストインターフェース装置から基準電流、クロック電流、及びデータ電流を送信し、電流モードクライアントインターフェース装置から基準電流、クロック電流、及びデータ電流を受信する。 - 特許庁

On the other hand, a reference clock with speed higher than test signal is inputted into the waveform generating section 106 and the output from the waveform generating section 106 and the reference clock are inputted into DAC107 to generate test signal of semiconductor integrated circuit.例文帳に追加

そして、波形生成部１０６には、テスト信号より高速な基準クロックが入力され、波形生成部１０６の出力と基準クロックとがＤＡＣ１０７に入力され、半導体集積回路のテスト信号が生成される。 - 特許庁

On the basis of a digital modulated signal and a first reference signal from a first reference signal source 64, a signal processing part 62 reproduces a transmission clock signal and reproduces digital audio data on the basis of this reproduced transmission clock signal.例文帳に追加

デジタル変調信号と第１基準信号源64の第１基準信号とに基づいて、信号処理部62が、伝送クロック信号を再生すると共に、この再生伝送クロック信号を基にデジタル音声データを再生する。 - 特許庁

To provide a transmission device for keeping the operation of an encoder normal even at the time of falling into the condition that a normal reference clock is not inputted from a transmitter and quickening restoration when the reference clock returns to a normal state.例文帳に追加

送信器から正常な参照クロックが入力されていない状況に陥っても符号化器の動作を正常に保ち、参照クロックが正常な状態に戻ったときの復帰が早い伝送装置の実現を目的とする。 - 特許庁

A PLL-B12 receives the reference frequency signal and outputs a second clock signal whose frequency varies periodically with respect to the reference frequency signal.例文帳に追加

ＰＬＬ−Ｂ１２は、基準周波数信号を入力し、基準周波数信号に対して周期的に周波数が変動する第２のクロック信号を出力する。 - 特許庁

The ultrasonic time management part 36 corrects a built-in clock of itself to the returned reference time, and records reference time synchronized with the endoscopic image in the ultrasonic image.例文帳に追加

超音波時刻管理部３６は、返信された基準時刻に自身の内蔵時計を修正して、超音波画像には内視鏡画像と同期された基準時刻を記録する。 - 特許庁

The burst counters 30 and 32 generate internal reference row addresses whose number is equivalent to the burst length with a received internal reference row address as a starting point in synchronization with a clock signal.例文帳に追加

バーストカウンタ３０，３２は、クロック信号と同期して、受信した内部基準行アドレスを起点として、バースト長に相当する数の内部基準行アドレスを生成する。 - 特許庁