「Reference clock」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

The voice conference device 101A which is a master unit continuously performs broadcast transmission of a reference clock signal.例文帳に追加

マスタ装置である音声会議装置１０１Ａは、基準クロック信号を継続的にブロードキャスト送信する。 - 特許庁

A bus master 111 synchronizes and transmits a reference clock signal and a synchronization signal showing a prescribed pattern.例文帳に追加

バスマスタ１１１は、所定のパターンを示す同期信号と基準クロック信号とを同期して送信する。 - 特許庁

To eliminate a phase shift between a reference signal and a sampling clock, and acquire digital signals closer to original signals.例文帳に追加

基準信号とサンプリングクロックとの位相のずれをなくし、より原信号に近いディジタル信号を得ること。 - 特許庁

SWITCHED CAPACITOR BIAS CIRCUIT GENERATING REFERENCE SIGNAL PROPORTIONAL TO ABSOLUTE TEMPERATURE, CAPACITY AND CLOCK FREQUENCY例文帳に追加

絶対温度、容量及びクロック周波数に比例する基準信号を発生するスイッチトキャパシタバイアス回路 - 特許庁

The correction of the frequency of the reference clock can be performed without waiting timing of power-on.例文帳に追加

また、電源投入のタイミングを待つことなく、基準クロックの周波数を補正することが可能になる。 - 特許庁

If output current beyond a set value or more flows, a system clock reference D1 turns on, and a relay is energized.例文帳に追加

設定した値以上の出力電流が流れると、ＳＣＲ Ｄ１がオンし、リレーが通電される。 - 特許庁

A PLL section 33 generates a reference signal on the basis of one of the two-distributed recovered clock signals.例文帳に追加

ＰＬＬ部３３は２分配された再生クロック信号の一方を基に基準信号を生成する。 - 特許庁

When power supply for the equipment is turned on, an operation control part 60 controls the operation of a reference oscillator 30 and a frequency error detector 40 and the detector 40 measures the frequency error of a reference clock generated by a clock oscillator 10 by using a highly accurate reference clock generated by the oscillator 30.例文帳に追加

機器の電源投入時などに、動作制御部６０が基準発振器３０と周波数誤差検出器４０とを動作制御して、周波数誤差検出器４０が基準発振器３０にて生成される精度の高い基準クロックを用いて、時計発振器１０にて生成される基本クロックの周波数誤差を測定する。 - 特許庁

Control data CD used for enabling the reference clock generating unit (digital PLL) to generate the reference clock are inputted into the decoders as period data CD representing the period of the reference clock MCK, and the decoders decide a specific switch selected from among the switch group to be turned, on the basis of the period data.例文帳に追加

各デコーダには、基準クロック発生部（デジタルＰＬＬ）１０にて基準クロックを生成するのに用いられた制御データが、基準クロックＭＣＫの周期を表す周期データＣＤとして入力され、各デコーダは、この周期データＣＤから各スイッチ群においてオンすべき特定スイッチを決定する。 - 特許庁

Since a reference clock generation unit 6 generates the reference clock signal CK corresponding to the m/z of target ions under control of a control unit 30, frequency of the reference clock signal CK changes as the m/z of target ions changes, and frequency of the rectangular wave voltage and center frequency of the notch of FNF signal also change at the same ratio.例文帳に追加

基準クロック発生部６は制御部３０の制御の下に、目的イオンのm/zに応じた周波数の基準クロック信号ＣＫを生成するため、目的イオンのm/zが変わると基準クロック信号ＣＫの周波数が変化し、同じ比率で矩形波電圧の周波数、ＦＮＦ信号のノッチの中心周波数も変化する。 - 特許庁

The deskew parts 13a to 13n, 14a to 14n are provided with the synchronous delay circuit 20a for delaying the timing signal T1 using the interval of a reference clock F0 as a unit, and the asynchronous delay circuit 20b for delaying the timing signal T1 by the time shorter than the interval of the reference clock F0 asynchronously to the reference clock F0.例文帳に追加

デスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎは、基準クロックＦ０の周期を単位としてタイミング信号Ｔ１を遅延させる同期遅延回路２０ａと、基準クロックＦ０とは非同期に基準クロックＦ０の周期よりも短い時間だけタイミング信号Ｔ１を遅延させる非同期遅延回路２０ｂとを備える。 - 特許庁

To easily recingnize frequency while using only one input pin for recognizing a reference clock frequency and to automatically perform the correction and change setting of an external interface timing in an integrated circuit where it is necessary to input a reference clock and set an input/output timing with the clock as a reference.例文帳に追加

基準クロックが入力され、そのクロックを基準に入出力タイミングを設定する必要がある集積回路において、基準クロック周波数認識のための入力ピンを１本以下のみとしつつ、容易に周波数が認識でき、更に、外部インターフェースタイミングの補正、変更設定を自動で行う。 - 特許庁

An optional phase generating circuit 3 adjusts a phase a reference clock D2 on the basis of the 1st phase decision signal D4 to output an adjusted reference clock D2' to the pulse width variable circuit 4, and the pulse width variable circuit 4 adjusts the pulse width of the adjusted reference clock D2' on the basis of the 2nd phase decision signal D3.例文帳に追加

任意位相発生回路３は、第１位相判定信号Ｄ４に基づいて基準クロックＤ２の位相を調整して調整済み基準クロックＤ２’をパルス幅可変回路４に出力し、パルス幅可変回路４は第２位相判定信号Ｄ３に基づいて調整済み基準クロックＤ２’のパルス幅を調整する。 - 特許庁

To provide an automatic frequency control method and an apparatus for a reference clock generator, by which a frequency is automatically controlled by inputting the reference clock of high accuracy in a high-stable oscillator inside the reference clock generator, synchronizing the frequency by a PLL circuit and storing a control voltage of the PLL circuit.例文帳に追加

基準クロック発生装置内部の高安定発振器を高精度のリファレンスクロックを入力しＰＬＬ回路により周波数同期を行い、ＰＬＬ回路の制御電圧を記憶させることで周波数を自動調整する基準クロック発生装置の周波数自動調整方法、装置を提供する。 - 特許庁

A reference clock signal CK has its frequency divided by a D latch 10 to generate a frequency-divided clock signal CK1, and a D latch 11 having the opposite edge polarity to that of the D latch 10 generates a phase- shifted clock signal CK2 which is 90° out of phase by dividing the frequency of the reference clock signal CK.例文帳に追加

基準クロック信号ＣＫをＤラッチ１０により分周することで分周クロック信号ＣＫ１を生成し、Ｄラッチ１０とはエッジの極性が逆のＤラッチ１１によって基準クロック信号ＣＫを分周することで、位相が９０度異なる移相クロック信号ＣＫ２を生成する。 - 特許庁

In a control circuit CTRC, a reference clock operating the semiconductor chip 100 or a high-frequency clock generated from the reference clock is inputted, a control signal CTRL synchronized with the clock is generated, and the capacity elements are connected to or disconnected from the power-supply wiring VDD of the decoupling capacity cells.例文帳に追加

制御回路ＣＴＲＣにおいては、半導体チップ１００を動作させる基準クロック又はそこから生成される高周波数のクロックが入力され、そのクロックに同期した制御信号ＣＴＲＬを生成し、デカップリング容量セルの電源配線ＶＤＤへの容量素子の接続／非接続を行う。 - 特許庁

The frequency controlling device controls to output a frequency of a reference clock as the image clock when the image frequency is lower than a fixed value, and to output a frequency modulated in a fixed frequency range to the frequency of the reference clock as the image clock when the image frequency is higher than the fixed value.例文帳に追加

周波数制御装置は画像周波数が一定の値より低い場合は基準クロックの周波数を画像クロックとして出力し、画像周波数が一定の値より高い場合は基準クロックの周波数に対し一定の周波数範囲で変調された周波数を画像クロックとして出力ように制御する。 - 特許庁

A mobile communication system includes a radio base station 1 which generates the reference clock S1 based on host apparatus data, generates a clock for converting the data into a base band signal based on this reference clock, converts the base band signal into a light signal and guides the signal to an optical cable 3.例文帳に追加

無線基地局１で、上位装置データに基づいて基準クロックＳ１を生成し、この基準クロックに基づいて、当該データをベースバンド信号に変換するためのクロックを生成し、このベースバンド信号を光信号に変換して光ケーブル３へ導出する。 - 特許庁

A PLL circuit 100 outputs a clock signal CLK and a frequency division signal CKd in response to a reference clock signal CKf, a counter A counts the reference clock signals CKf, and a counter B counts the frequency division signal CKd from the PLL circuit.例文帳に追加

基準クロック信号ＣＫｆに応じて、ＰＬＬ回路１００は所定の周波数を持つクロック信号ＣＬＫと分周信号ＣＫｄを出力し、カウンタＡは基準クロック信号ＣＫｆをカウントし、カウンタＢはＰＬＬ回路からの分周信号ＣＫｄをカウントする。 - 特許庁

To provide a servo information write-in device capable of normally recording servo information even if consecutive write of a recording start part of a reference clock by clock head to a recording end part is deviated a little, and the duty of the reference clock is partially uneven.例文帳に追加

クロックヘッドによる参照クロックの記録開始部位と記録終了部位との書き継ぎが多少ずれていて、参照クロックのデューティーが部分的に不均一であっても正常にサーボ情報の記録が行えるサーボ情報書き込み装置を提供する。 - 特許庁

The rise timing of a reference clock is correctively delayed with a delay amount tr0-tr23 shown in (A) and the fall timing thereof is correctively delayed with a delay amount tf0-tf23 shown in (B) in accordance with an increasing counter value counting the reference clock to output an operation clock.例文帳に追加

基準クロックを計数したカウンタ値の増加に応じて、その基準クロックの立ち上がりタイミングを（Ａ）に示す遅延量ｔｒ０〜ｔｒ２３で遅延補正し、立ち下がりタイミングを（Ｂ）に示す遅延量ｔｆ０〜ｔｆ２３で遅延補正した動作クロックを出力する。 - 特許庁

A clock detection circuit 14, upon detecting the output stop of a clock signal 22 from the CPU 11, outputs a supply stop signal 23, and a clock stop circuit 13 in turn stops the supply of a reference clock 21 to the CPU 11.例文帳に追加

クロック検知回路１４はＣＰＵ１１からのクロック信号２２の出力が停止したことを検知すると供給停止信号２３を出力し、これを受けたクロック停止回路１３はＣＰＵ１１への基準クロック２１の供給を停止する。 - 特許庁

To provide a method of synchronizing a clock, by which the phase of the clock can be adjusted so as to have a fixed relationship to a reference clock for a small delay time, a clock synchronous circuit and a semiconductor device using the circuit.例文帳に追加

小さな遅延時間で基準クロックに対して所定の関係を有するようにクロックの位相を調整することが可能なクロック同期方法及びクロック同期回路並びにその回路を用いた半導体装置を提供することを目的とする。 - 特許庁

The semiconductor device includes a first input buffer connected to an address terminal, a clock terminal receiving a clock signal being reference of a data input, and a second input buffer connected to the clock terminal and receiving a clock signal.例文帳に追加

本発明に係る半導体装置は、アドレス端子に接続される第１入力バッファと、データ入力の基準となるクロック信号を受けるクロック端子と、前記クロック端子に接続されるクロック信号を受ける第２入力バッファとを具備する。 - 特許庁

To reduce peak values of spectrum at a reference frequency of a clock signal and the respective harmonic frequencies of it without extending a frequency modulation range to the clock signal in a clock signal generating method and its device to generate the clock signal.例文帳に追加

クロック信号を発生するクロック信号発生方法及び装置において、クロック信号に対する周波数変調範囲を大きくすることなく、クロック信号の基本周波数及びその各高調波周波数でのスペクトルのピーク値を低減すること。 - 特許庁

In a second section following the first section, main data are recorded on the disk by a reference clock whose phase is shifted by a prescribed amount from the reference phase disposition.例文帳に追加

第１の区間に続く第２の区間においては、主データは基準位相配置から所定量位相がずれた基準クロックによって記録される。 - 特許庁

The number of reference clocks Nb counted by the counter 36 when a frequency of a clock signal SCK is equal to the reference frequency is stored in a register 38.例文帳に追加

レジスタ３８には、クロック信号ＳCKの周波数が基準周波数に等しい場合にカウンタ３６がカウントする標準クロック数Ｎｂが格納されている。 - 特許庁

To realize a reference frequency generating circuit that can generate a reference frequency signal with high accuracy even when adopting a system clock with low accuracy or the like.例文帳に追加

精度等の低いシステムクロックを用いても高精度の基準周波数信号を発生させることが可能な基準周波数発生回路を実現する。 - 特許庁

To provide a semiconductor device that stably generates a clock synchronously with a reference signal with specified precision to cope with even a rapid change in the reference signal.例文帳に追加

基準信号に同期したクロックを一定の同期精度でかつ安定的に生成し、急激な基準信号の変化にも対応できるようにする。 - 特許庁

To obtain a clock generation circuit having a PLL circuit and capable of evading the generation of abnormality at the switching of clocks independently of the signal levels of a current reference frequency dividing clock and a switched reference frequency dividing clock and the signal level of a comparing frequency dividing signal at the switching of clocks, and capable of sharply easing limitation in frequencies to be used for an input reference clock.例文帳に追加

クロック切り替え時において、現状の基準分周クロックと切り替わり先の基準分周クロックの信号レベルや、比較分周信号の信号レベルに関わらず、クロック切り替え時の異常を回避することができ、更に入力基準クロックに用いる周波数の制限を大幅に緩和することができる、ＰＬＬ回路を有したクロック生成回路を得る。 - 特許庁

The other encoders extract a program clock reference value (PCR) from the transport stream (TS1) inputted for synchronization, generate a system clock (CLK) with coincides with the encoder 101 and clock reference (STC) on the basis of the extracted program clock reference value (PCR), encode video/audio data (D2,<, Dn) and respectively output transport streams (TS2,..., TSn).例文帳に追加

他のエンコーダは、同期用として入力するトランスポートストリーム（ＴＳ１）からプログラム時刻基準参照値（ＰＣＲ）を抽出し、抽出したプログラム時刻基準参照値（ＰＣＲ）に基づきエンコーダ１０１と一致したシステムクロック（ＣＬＫ）および時刻基準（ＳＴＣ）を生成し、映像・音声データ（Ｄ２，……，Ｄｎ）を符号化してトランスポートストリーム（ＴＳ２，……，ＴＳｎ）をそれぞれ出力する。 - 特許庁

A data receiver 341 receives data DB, the 2nd reference voltage and the internal clock signal and compares the data with the 2nd reference voltage synchronously with the internal clock signal and amplifies the result of comparison to correct the duty cycle.例文帳に追加

データ受信器３４１は、データＤＢ、第２基準電圧及び内部クロック信号が入力され、内部クロック信号に同期してデータと第２基準電圧を比較及び増幅して、デューティサイクルを補正する。 - 特許庁

A reference clock 1 is input into a speed discriminator part 2 corresponding to speed, and the speed discriminator part 2 outputs a command voltage, corresponding to the reference clock and an FG output obtained by measuring the rotation speed of a motor.例文帳に追加

速度に応じて基準クロック１が速度ディスクリ部２に入力され、速度ディスクリ部２では基準クロックとモータの回転速度を計測した例えばＦＧ出力とに応じて指令電圧が出力される。 - 特許庁

The DC/DC power supply 902 synchronizes a line drive signal CPV in the line selector 92 with a reference clock SLK, which prescribes a transmission frequency, and sets it for having the frequency of integral multiple of a reference clock CLK.例文帳に追加

ラインセレクタ９２におけるライン駆動信号ＣＰＶはＤＣ／ＤＣ電源９０２は発信周波数を規定する基準クロックＣＬＫに同期し、該基準クロックＣＬＫの整数倍の周期を有する用に設定される。 - 特許庁

A reference clock is inputted to an IC 1 to be tested from a reference clock oscillator 2, and an output signal having a minutely deviated frequency is converted into binary digital output data by a digitizer 3 and memorized in A region in a memory 4.例文帳に追加

基準クロック発振器２から基準クロックを被試験ＩＣ１に入力し、周波数が微少に偏移した出力信号をデジタイザ３で２値のデジタル出力データへ変換し、メモリ４のＡ領域へ記憶する。 - 特許庁

In a device with a function to record or reproduce video signals and audio signals digitally, a reference clock of audio signals and a reference clock of video signals are utilized in common.例文帳に追加

ビデオ信号をデジタル的に録画しまたは再生する機能と、オーディオ信号を録音しまたは再生する機能を有する装置において、オーディオ信号の基準クロックとビデオ信号の基準クロックを共通に利用する。 - 特許庁

Either a first reference frequency signal comprised of an atomic clock signal or a second reference frequency signal comprised of an atomic clock signal is supplied to each of a plurality of frequency signal input sections.例文帳に追加

複数の周波数信号入力部の各々に、原子時計信号から成る第１参照周波数信号と、原子時計信号から成る第２参照周波数信号との、いずれか一方を供給する。 - 特許庁

The terminal side device 20 includes a reference phase information reception controller 23 and a network reference clock regenerator 24 for regenerating the network reference clock, based on the time stamp information and the correlation information included in the transmission data transmitted from the station side device 10.例文帳に追加

端末側装置２０は、局側装置１０から送信された送信データに含まれるタイムスタンプ情報及び相関情報に基づいて、網基準クロックを再生する基準位相情報受信制御部２３及び網基準クロック再生部２４を備える。 - 特許庁

Then a reference clock generating circuit 12 generates a reference clock, in accordance with an aimed rotating speed, and error signal generating circuits 8-10 detect the discrepancy of the rotating speed by comparing the rotating speed signals with the reference signal and output error signals.例文帳に追加

そして、目標とする回転速度に応じて基準クロック発生回路１２で基準クロックを発生し、それぞれ誤差信号生成回路８〜１０で基準クロックと回転速度信号と比較することにより回転速度のずれを検出し、誤差信号を出力する。 - 特許庁

To provide a time (distance) measuring device capable of executing high-accuracy time measurement (distance measurement) in a short time by simultaneously performing time measurement (rough measurement) using a reference clock and time measurement (close measurement) using a reference time shorter than the period of the reference clock.例文帳に追加

基準クロックを用いた時間測定（粗測定）と、基準クロックの周期よりも短い基準時間を用いた時間測定（密測定）とを同時に行うことで、高精度な時間測定（距離測定）を短時間で実行し得る時間（距離）測定装置を提供する。 - 特許庁

The shift voltage is based on a reference shift value, so that the sum of a minimum resolution value of output of the averaging section and an offset value of the shift voltage in the period of the reference clock is a minimum resolution value of the AD conversion section, and is different in each period of the reference clock.例文帳に追加

シフト電圧は、基準シフト値を基準として、平均化部の出力の最小分解能の値とシフト電圧の前記基準クロックの周期間のオフセット値との合計がＡＤ変換部の最小分解能の値となり、基準クロックの周期毎に異なる。 - 特許庁

The multiplexer 10 is provided with an input control section 12 that receives a plurality of packetized elementary streams to which an elementary stream clock reference consisting of a plurality of programs and used to reproduce the time base for each program is added and with a program clock reference PCR packet generating section 18 that newly generates a PCR packet representing the reference time of a stream for each program.例文帳に追加

多重化装置１０は、複数のプログラムからなり、プログラム毎の時間軸を再生するためのエレメンタリストリームクロックリファレンス（Elementary Stream Clock Reference）が付加された複数のパケッタイズドエレメンタリストリーム（Packetized Elementary Stream）を入力する入力制御部１２と、ストリームの基準時刻を示すプログラムクロックリファレンス（Program ClockReference；以下、ＰＣＲと略記する。）パケットをプログラム毎に新たに生成するＰＣＲパケット生成部１８とを備える。 - 特許庁

A first reference frequency clock is divided by a reference input frequency division circuit to produce a reference input to a phase comparator, and the oscillation frequency signal (other reference frequency clock) from a controlled oscillator is divided by a number of frequency division switching type comparison input frequency division circuit to produce the comparison input to the phase comparator.例文帳に追加

第１基準周波数クロックを基準入力分周回路で分周して位相比較器の基準入力とし、制御発振器の発振周波数信号（他の基準周波数クロック）を分周数切り替え型の比較入力分周回路で分周して位相比較器の比較入力とする。 - 特許庁

In a parallel-serial conversion circuit, a clock propagation path is formed to sequentially give a reference clock signal or a clock signal which is obtained by frequency-converting the reference clock signal, corresponding to each of operational frequencies from the data converter of a first stage to the data converter of a final stage when operating multistage connected data converters in accordance with timing of the clock signal.例文帳に追加

パラレル−シリアル変換回路では、多段接続したデータ変換部をクロック信号のタイミングに従って動作させる際に、各々の動作周波数に対応した、基準クロック信号または該基準クロック信号を周波数変換したクロック信号が、初段のデータ変換部から最終段のデータ変換部に順次与えられるようにクロック伝搬経路が形成されている。 - 特許庁

A VCO 70 generates a reference clock signal CLOCK, which is voltage-divided according to resistance values of resisters 68, 69 connected in series and has a frequency proportional to a charging voltage Vm of the capacitor 67, and a MPU 40 operates in accordance with the reference clock signal CLOCK, and the MPU 40 generates/stops a boosting clock signal FCT for charging the capacitor 67.例文帳に追加

コンデンサ６７の、直列接続された抵抗６８，６９の抵抗値に応じて分圧され充電電圧Ｖｍに応じた周波数の基準クロック信号ＣＬＯＣＫをＶＣＯ７０で生成し、その基準クロック信号ＣＬＯＣＫに従ってＭＰＵ４０が動作し、そのＭＰＵ４０によりコンデンサ６７を充電するための昇圧用クロック信号ＦＣＴの生成、停止を行なう。 - 特許庁