「Reference clock」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

A delay circuit 172 outputs delayed clock signals SD generated by delaying reference clock signals S0 inputted from a reference clock signal output circuit 170 to the clock terminal CK of an i-th latch signal output circuit 174i (i=1, 2, 3).例文帳に追加

遅延回路１７２は、基準クロック信号出力回路１７０から入力される基準クロック信号Ｓ０を遅延させて生成した遅延クロック信号ＳＤを第ｉのラッチ信号出力回路１７４ｉ（ｉ＝１，２，３）のクロック端子ＣＫに出力する。 - 特許庁

One of reference clock signals 221-228 of 1st to 8th phase outputted from a clock generating circuit 202 is divided into two by a first frequency divider circuit 211, and the output and the reference clock signals 221-228 are selected by a first clock selection circuit 212.例文帳に追加

クロック発生回路２０２から出力される第１〜第８相の基準クロック信号２２１〜２２８のうちの１つは第１の分周回路２１１で２分周され、その出力と基準クロック信号２２１〜２２８が第１のクロック選択回路２１２で選択される。 - 特許庁

When the phase of a reference clock signal matches the phase of a feedback clock signal, an UP signal and a DOWN signal having a short on time are fed to two MOS transistors of a charge pump circuit at the falling timing of the reference clock signal and the feedback clock signal.例文帳に追加

基準クロック信号と帰還クロック信号の位相が一致したとき、基準クロック信号と帰還クロック信号の立ち下がりのタイミングで、オン時間の短いＵＰ信号とＤＯＷＮ信号をチャージポンプ回路の２個のＭＯＳトランジスタに供給する。 - 特許庁

When receiving an external reference clock CLI from a host station, a phase comparator 11 receives it to generate a reference clock CLS, and when the external reference clock CLI is lost, a clock monitor circuit 15 detects it to switch a changeover device 16, and an output of a frequency divider 17 is given to the phase comparator 11.例文帳に追加

上位局からの外部基準クロックＣＬＩが有るときには位相比較器１１へこれを入力して基準クロックＣＬＳを発生し、外部基準クロックＣＬＩがなくなるとクロック監視回路１５がこれを検出して切替器１６を切り替え、分周器１７の出力を位相比較器１１へ入力する。 - 特許庁

The clock generation circuit 1 comprises: a spread spectrum clock generation circuit 10 generating a modulation clock SCLK with a frequency modulated based on a reference clock RCLK; and a phase comparator 20 that outputs a H level lock signal LOCK when detecting phase coincidence between the reference clock RCLK and the modulation clock SCLK.例文帳に追加

クロック発生回路１は、基準クロックＲＣＬＫに基づいて、周波数を変調させた変調クロックＳＣＬＫを発生するスペクトラム拡散クロック発生回路１０と、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相の一致を検出したときにＨレベルのロック信号ＬＯＣＫを出力する位相比較器２０とを含む。 - 特許庁

Said method comprises following steps for: generating centrally a reference clock (RCLK); synthesizing said digital clocks (PCLK) from said reference clock (RCLK) using a clock multiplier, respectively; resetting said clock multiplier in response to said synchronizing signal (SYNC); and masking an output signal (VCLK) of said clock multiplier during setting time of said clock multiplier.例文帳に追加

方法は、基準クロック（ＲＣＬＫ）を中央で生成するステップと、基準クロック（ＲＣＬＫ）からデジタルクロック（ＰＣＬＫ）を、クロック乗算手段を用いて合成するステップと、クロック乗算手段を同期信号（ＳＹＮＣ）に応答してリセットするステップと、クロック乗算手段の出力信号（ＶＣＬＫ）をクロック乗算手段の整定時間中、マスキングするステップと、を含む。 - 特許庁

The clock extracted by the clock extracting circuit 6 has its frequency divided to detect an edge of the clock and the phases of the frequency-divided clock and a reference clock are compared with each other to decide whether or not the light signal has an input break from whether or not both the clock are in phase with each other.例文帳に追加

クロック抽出回路６により抽出されたクロックを分周することで、当該クロックのエッジを検知すると共に、分周されたクロックと基準クロックとの位相を比較して、光信号の入力断の有無を両クロックの位相の一致／不一致で判定している。 - 特許庁

Reference pulse generators 29, 30 generate a series of reference pulses RP, each of which has a duration equal with a fraction of the IF clock period.例文帳に追加

基準パルス発生器29,30が、ＩＦクロックの周期の分数に等しい持続時間をもつ一連の基準パルスRPを生成する。 - 特許庁

To provide a reference clock correction circuit wherein a frequency in which an oscillator is set to a free running state is reduced regardless of switching of a reference signal.例文帳に追加

基準信号を切り替えても発振器を自走状態にさせることの少ない基準クロック補正回路を提供する。 - 特許庁

A reference update clock is passed through by being restricted to a period except the calibration period and initial clock pulse by a first clock gate circuit 109, a first update clock CLK1 is generated to be considered as an operation clock of a hit determination circuit 105.例文帳に追加

基準更新クロックを第１のクロックゲート回路１０９にてキャリブレーション期間であって最初のクロックパルスを除く期間に制限して通過させ、第１の更新クロックＣＬＫ１を生成してヒット判定回路１０５の動作クロックとする。 - 特許庁

The determination unit has a clock determination circuit 200 which determines whether the pixel clock is normal by using a count result of the pixel clock within a period determined with a reference clock, and generates a clock determination signal showing a result of the determination.例文帳に追加

判定部は、基準クロックが定める期間内のピクセルクロックの計数結果を用いて、ピクセルクロックが正常であるか否かを判定し、当該判定の結果を示すクロック判定信号を生成するクロック判定回路２００を有している。 - 特許庁

The scanning time Ti is compared with a reference time TO at a comparison control part 36, a reference clock frequency FO generated from a reference clock generation part 37 is multiplied by the ratio Ti/TO of shift quantity of the scanning time Ti with respect to the reference time TO and a write clock Fi used for i-th scanning is generated.例文帳に追加

比較制御部３６において走査時間Ｔｉを基準時間Ｔ０と比較し、走査時間Ｔｉの基準時間Ｔ０に対するずれ量の比率Ｔｉ／Ｔ０を基準クロック発生部３７から発せられた基準クロックの周波数Ｆ０に乗じてｉ回目の走査に用いる書込みクロックＦｉを生成する。 - 特許庁

A spread spectrum clock generator 137 frequency-modulates a reference clock received from a reference clock oscillator 136 with a sine wave modulation profile and using the operating clock generated on the basis of the obtained spread clock can suppress a stripe noise caused in the case of a triangle wave modulation profile.例文帳に追加

基準クロック発振器１３６から入力された基準クロックをスペクトラム拡散クロック発生器１３７において正弦波状の変調プロフィールで周波数変調し、得られる拡散クロックに基づいて発生させた上記動作クロックを用いることにより、３角波状変調プロフィールの場合生じるスジ状ノイズを抑制できる。 - 特許庁

A clock buffer 2 comprises a comparing circuit 22 comparing complementary clock signals CLK, /CLK with each other and outputting an internal clock signal used for normal operation, a comparing circuit 24 comparing a reference potential Vref with the clock signal CLK, and a comparing circuit 26 comparing a reference potential Vref with the clock signal /CLK.例文帳に追加

クロックバッファ２は、相補なクロック信号ＣＬＫ，／ＣＬＫを比較し通常動作で用いる内部クロック信号を出力する比較回路２２と、基準電位Ｖｒｅｆとクロック信号ＣＬＫとを比較する比較回路２４と、参照電位Ｖｒｅｆとクロック信号／ＣＬＫとを比較する比較回路２６とを含む。 - 特許庁

The switch card 3230a compares the phase of the clock returned with the phase of a comparison reference clock output from a fixed delay circuit 3146a, and controls a variable delay circuit 3143a delaying the clock sent to the switch card 3230a, so that the phase of the clock returned is synchronized with the phase of the comparison reference clock.例文帳に追加

そして、スイッチカード３２３０ａは、折り返されるクロックと、固定遅延回路３１４６ａから出力される比較基準クロックの位相を比較し、折り返されるクロックの位相が比較基準クロックの位相と一致するように、スイッチカード３２３０ａへ送信するクロックに遅延を加える可変遅延回路３１４３ａを制御する。 - 特許庁

The station side device 10 includes: a device clock generator 11 for generating a device clock by receiving a network reference clock; a PON-OLT block 13 for generating transmission data by adding time stamp information to input data, using the device clock as an operation clock; and a reference phase detection controller 12 for generating correlation information indicative of correlation between the network reference clock and the time stamp information, so as to multiplex with downlink data.例文帳に追加

局側装置１０は、網基準クロックを受けて装置クロックを生成する装置クロック生成部１１と、装置クロックを動作クロックとし、入力データにタイムスタンプ情報を付加して送信データを生成するＰＯＮ−ＯＬＴブロック１３と、網基準クロックとタイムスタンプ情報との間の相関を表す相関情報を生成し、下りデータに多重する基準位相検出制御部１２とを備える。 - 特許庁

To provide a jitter correction device of a PLL circuit synchronizing with a reference clock frequency by detecting clock jitter generated from the PLL circuit.例文帳に追加

ＰＬＬ回路から発生するクロックジッタを検出し、基準クロック周波数と同期するＰＬＬ回路のジッタ補正装置を提供する。 - 特許庁

To provide a clock data recovery circuit the stability of which is enhanced without the need for externally receiving a high speed reference clock.例文帳に追加

外部から参照クロックを入力することなく、動作の安定化が図られたクロック・データリカバリ回路を提供することを目的とする。 - 特許庁

Among clk-dl 1-6 with shifted clock signal phases, the clk-dl 4 is fed as a reference clock signal to respective circuits and DIMM 16 and 17.例文帳に追加

クロック信号の位相をずらしたclk_dl１〜６のうち、clk_dl４を基準クロック信号として各回路及びＤＩＭＭ１６，１７に供給する。 - 特許庁

To satisfactorily achieve the correcting of the phase of a reproducing clock even when a dropout is generated in reference patterns for correcting the phase of the reproducing clock.例文帳に追加

再生クロックの位相補正用の参照パターンにドロップアウトが発生しても再生クロックの位相補正を良好に達成すること。 - 特許庁

Also, the lock detection circuit includes a phase alignment detection circuit for detecting misalignment in phase between a reference clock and a feedback clock.例文帳に追加

ロック検出回路はまた、基準クロックとフィードバック・クロックとの位相のミスアライメントを検出するための位相アライメント検出回路を含む。 - 特許庁

A plotter timing controller 214 generates various sorts of timing signals for plotter image processing and an pixel clock as a reference clock.例文帳に追加

プロッタタイミング制御部２１４は、プロッタ画像処理をおこなうための各種タイミング信号と、基準クロックである画素クロックを作成する。 - 特許庁

By inputting a reference clock signal C to delay elements 5, 6, 7, three stepwise-delayed delay clock signals X, Y, Z are generated.例文帳に追加

基準クロック信号Ｃを遅延素子５，６，７に入力し、段階的に遅延させた３つの遅延クロック信号Ｘ，Ｙ，Ｚを生成する。 - 特許庁

To obtain a radio clock having high stability synchronized with a reference clock without increasing a circuit scale in an extended radio device.例文帳に追加

張り出し無線装置において、回路規模を大とすることなく基準クロックに同期した高安定性を有する無線クロックを得る。 - 特許庁

A PLL circuit 14 generates an output clock CKout, on the basis of the reference clock CKref from the first oscillator 10.例文帳に追加

ＰＬＬ回路１４は、第１オシレータ１０からの基準クロックＣＫｒｅｆにもとづいて出力クロックＣＫｏｕｔを生成する。 - 特許庁

When the output voltage of the tested device in the first clock timing does not exceed the reference voltage and the output voltage of the tested device in a second clock timing following the first clock timing exceeds the reference voltage, a time error is found on the basis of the stored first and second clock timing and the output voltage and reference voltage in each clock timing to correct the second clock timing.例文帳に追加

第１のクロックタイミングにおける被試験デバイスの出力電圧が基準電圧を超えておらず、かつ、第１のクロックタイミングに後続する第２のクロックタイミングにおける被試験デバイスの出力電圧が基準電圧を超えた場合には、記憶された第１及び第２のクロックタイミングと該クロックタイミングにおける出力電圧と基準電圧とに基づき時間誤差を求め、第２のクロックタイミングを補正する。 - 特許庁

A phase of a divided frequency of the reference clock is corrected (S408), the corrected reference clock is output (S409), and synchronization processing of a frame predetermined is performed (S410).例文帳に追加

分周された基準クロックの周波数の位相を補正し（Ｓ４０８）、補正された基準クロックを出力し（Ｓ４０９）、あらかじめ定めたフレームの同期処理を行う（Ｓ４１０）。 - 特許庁

To be concrete, it rewrites the register of a CCD drive pulse generating circuit into one for mode 2, changes the multiple of a reference clock setter 302, and generates a reference clock of frequency f2.例文帳に追加

具体的には、ＣＣＤ駆動パルス生成回路のレジスタをモード２用に書き換え、基準クロック設定部３０２の逓倍数を変更し、周波数ｆ_2の基準クロックを生成する。 - 特許庁

The phase comparator 22 obtains the phase difference between the reference clock signal outputted by the reference oscillator 12 and the clock signal outputted by the variable frequency divider 28, and outputs a phase difference signal.例文帳に追加

位相比較器２２は、基準発振器１２の出力した基準クロック信号と可変分周器２８の出力したクロック信号との位相差を求めて位相差信号を出力する。 - 特許庁

To obtain other reference frequency clock having a relation of predetermined ratio to one reference frequency clock using a PLL circuit with a sufficient S/N ratio regardless of limitation on the S/N ratio of noise floor.例文帳に追加

ＰＬＬ回路を用いて、基準周波数クロックと所定比の関係にある、他の基準周波数クロックを、ノイズフロアのＳ／Ｎの制限に関わらず、十分なＳ／Ｎで得ること。 - 特許庁

A master reproducing device 10#1 outputs a data sending reference clock DSCLK and a data decoding reference clock DDCLK to respective slave reproducing devices 10#2 to 10#N.例文帳に追加

マスタの再生装置１０♯１は、各スレーブの再生装置１０♯２〜１０♯Ｎに対してデータ送出基準クロックＤＳＣＬＫおよびデータデコード基準クロックＤＤＣＬＫを出力する。 - 特許庁

A relative phase data detecting part 4A counts a reference clock and outputs the counted value of the reference clock in rising of a rectangular wave from a limiter 1 as relative phase data.例文帳に追加

相対位相データ検出部４Ａは、基準クロックを計数するとともに、リミッタ１からの矩形波の立ち上がりにおける基準クロックの計数値を相対位相データとして出力する。 - 特許庁

Analysis image GJ1 of a coordinate surface is provided with PCR time which is calculated by using elapsed time and PCR (Program Clock Reference) extracted from header information of a transport stream packet as a coordinate axis.例文帳に追加

経過時間と、トランスポートストリームパケットのヘッダ情報から抽出したＰＣＲ(Program Clock Reference)を用いて算出したＰＣＲ時間を座標軸とする座標面の解析表示ＧＪ1を設ける。 - 特許庁

According to the present invention, the sum signal, the difference signal, a reference clock signal, and a signal obtained by phase-shifting the reference clock signal 90 degrees by the phase shifter are multiplied, and baseband-converted, thereby obtaining an I-Q signal.例文帳に追加

従来は、和信号と差信号の積、並びに和信号を移相器が９０°移相させた信号と差信号の積を算出することにより相関検波していた。 - 特許庁

The test data generation circuit generates test data and writes them in the memory synchronously with the reference clock and outputs write data corresponding to test data synchronously with the reference clock.例文帳に追加

テストデータ生成回路はテストデータを生成し、基準クロックに同期して前記メモリに書き込むと共に、基準クロックに同期してテストデータに対応する書き込みデータを出力する。 - 特許庁

The reference clock generating circuit 21 generates the first and second reference clock signals Ck1, Ck2 based on the input setting frequency data Df and the setting delay time data Dt.例文帳に追加

基準クロック生成回路２１は、入力された設定周波数データＤｆ及び設定遅延時間データＤｔに基づいて、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成する。 - 特許庁

To provide a method for clock control amount operation enabling the operation of a clock control amount without imposing a large load to software processing when regenerating a system clock on a receiving side from a PCR (program clock reference) value.例文帳に追加

ＰＣＲから受信側のシステムクロックを再生するに当たり、ソフトウェア処理に大きな負荷をかけることなくクロック制御量の演算処理を実行することが可能なクロック制御量演算方法を提供する。 - 特許庁

An EFM clock/bit rate generator 11 generates an EFM clock by frequency-multiplying/dividing an ATIP clock extracted from the reference clock or the wobble signal with different ratios N for each recording region of the optical disk 1.例文帳に追加

ＥＦＭクロック／ビットレート発生器１１は、基準クロック又はウォブル信号から抽出されたＡＴＩＰクロックを光ディスク１の記録領域毎に異なる比率Ｎで逓倍／分周してＥＦＭクロックを生成する。 - 特許庁

An EFM clock/bit rate generator 11 generates an EFM clock multiplying/dividing the reference clock or an ATIP clock extracted from the wobble signal with ratio N different by the respective recording areas of the optical disk 1.例文帳に追加

ＥＦＭクロック／ビットレート発生器１１は、基準クロック又はウォブル信号から抽出されたＡＴＩＰクロックを光ディスク１の各記録領域毎に異なる比率Ｎで逓倍／分周してＥＦＭクロックを生成する。 - 特許庁

The frequency-divided first reference clock N2 and a variable clock N7 for which the second reference clock N5 is delayed are compared in a phase comparator 8 and the delay amount of the variable delay circuit 2 is controlled so as to match the phases of both clocks.例文帳に追加

分周された第１の基準クロックＮ２と第２の基準クロックＮ５を遅延させた可変クロックＮ７とを位相比較器８で比較し、両クロックの位相が一致する様に可変遅延回路２の遅延量を制御する。 - 特許庁

The instrument comprises 2 series of clock inputs which are a reference clock and clocks which shift phase from the reference clock, realizes a circuit to create N phase clocks by combining them with flip flop circuits, and prevents deterioration of the operation frequencies.例文帳に追加

基準クロックと、基準クロックに対して位相をずらしたクロックとの２系統のクロック入力を有し、フリップフロップを組み合わせることによって、Ｎ個の位相クロックを生成する回路を実現し、動作周波数低下を防止する。 - 特許庁

An expected value generation part 3 generates (a) or a-1 by a prescribed condition as an expected value for the pulse number of output clock signals per cycle of reference clock signals for the respective cycles of the reference clock signals.例文帳に追加

期待値発生部３は、基準クロック信号の周期毎に、前記基準クロック信号の１周期当りの前記出力クロック信号のパルス数についての期待値として、ａまたはａ−１を所定の条件で発生する。 - 特許庁

Each blade server module has a reference clock distribution unit mounted on the back plane and adapted to distribute reference clocks and by switching reference clocks by a clock distribution circuit inside each blade server module, synchronization of reference clocks for SMP coupled blade server modules can be established.例文帳に追加

各ブレードサーバモジュールに基準クロックを分配できる基準クロック分配ユニットをバックプレーンに搭載し、各ブレードサーバモジュール内部のクロック分配回路によって基準クロックを切り換えることで、ＳＭＰ結合したブレードサーバモジュールの基準クロックの同期化を可能とする。 - 特許庁

A rotation reference signal generation means performs sequential circuit behavior according to the first clock and generates a rotation reference signal serving as the rotation reference of the polygon mirror.例文帳に追加

回転基準信号生成手段は、第１クロックにしたがって順序回路動作を行い、回転多面鏡の回転基準となる回転基準信号を生成する。 - 特許庁

To provide a test method in which data is discriminated as defective data when phase difference between a reference clock and the data satisfies the prescribed conditions, in a semiconductor device in which a reference clock is outputted synchronizing with a read-out output of data, and this reference clock is used for delivery and reception of data.例文帳に追加

データの読み出し出力と同期して基準クロックを出力し、この基準クロックをデータの受渡しに供する半導体デバイスにおいて、基準クロックとデータとの間の位相差が所定の条件の満たすとき不良と判定する試験方法を提案する。 - 特許庁