「System Clock」に関連した英語例文の一覧と使い方(26ページ目) - Weblio英語例文検索

The power supply system 100 comprises high-tension power supply devices 110a, 110b, a clock signal circuit 120, and a PWM signal circuit 130.例文帳に追加

電源システム１００は、高圧電源装置１１０ａ、１１０ｂ、クロック信号回路１２０及びＰＷＭ信号回路１３０を有する。 - 特許庁

A three-level zero feedback system signal is generated by compositing a data signal and a reversed data signal through differential amplifying with a clock signal, respectively.例文帳に追加

データ信号及び反転データ信号をそれぞれクロック信号と差動増幅したものを合成し、３レベルゼロ復帰方式信号を生成する。 - 特許庁

The system comprises, as time display parts which display the time of the clock 7, a driver's seat side time display part 7b and an assistant's seat side time display part 7c.例文帳に追加

時計７の時刻を表示する時刻表示部として運転席側時刻表示部７ｂと助手席側時刻表示部７ｃとを備える。 - 特許庁

To provide a time correction system capable of correcting surely time information clocked by an onboard clock, without requiring a troublesome operation.例文帳に追加

煩雑な操作を行うことなく、確実に車載用時計が計時する時刻情報を修正することができる時刻修正システムを提供する。 - 特許庁

When the system clock frequency varies, preset values in the controller 145 are used to initialize an up/down counter 143 and also set registers.例文帳に追加

また、システムクロック周波数が変化する時に、コントローラ１４５内のプリセット値を用いてアップダウンカウンタ１４３の初期設定とレジスタ設定を行う。 - 特許庁

To provide a "signal processor" and a "signal processing method" for surely performing D-A conversion even if a system clock is broken on the way.例文帳に追加

システムクロックが途中で途切れるような場合でも、確実にＤ／Ａ変換できる「信号処理装置」及び「信号処理方法」を提供する。 - 特許庁

To provide a semiconductor storage device for operating by synchronization with a high speed system clock even though synchronization circuits such as DLL or PLL are not used.例文帳に追加

ＤＬＬやＰＬＬなどの同期回路を用いなくとも高速なシステムクロックに同期して動作する半導体記憶装置を提供する。 - 特許庁

To improve phase follow-up accuracy of a CDR circuit using nonlinear phase comparator, receiver, and a reproduction clock of a transmission and reception system.例文帳に追加

非線形位相比較器を用いたＣＤＲ回路、受信装置、および送受信システムの再生クロックの位相追従精度を向上させる。 - 特許庁

A synchronization management device 14 and a pulse waveform monitoring device 12 each generates a system clock, and counts the trigger pulse to generate a pulse number.例文帳に追加

同期管理装置１４及びパルス波形監視装置１２は、各システムクロックを生成し、且つトリガパルスを計数してパルス番号を生成する。 - 特許庁

To constitute a time clock, a totalization and management system for clocking-in/out data, etc., which enable one employee to use multiple time clocks.例文帳に追加

一の従業者が複数のタイムレコーダを使用可能とした、タイムレコーダ、出退勤データの集計・管理システム等を安価に構成すること。 - 特許庁

Each register 12, 13, 15 and 16 updates a preceding PCR value, current PCR value and system clock count value at the timing of PCR extraction.例文帳に追加

各レジスタ１２，１３，１５及び１６は、ＰＣＲ抽出のタイミングで前回及び今回のＰＣＲ値及びシステムクロックのカウント値を更新する。 - 特許庁

To simultaneously realize supply of power or a clock and two-way communication of serial data by only two contacts in a contact type data carrier system.例文帳に追加

接触式データキャリアシステムにおいて、２個の接点のみで、電力やクロックの供給と、シリアルデータの双方向通信を同時に可能にする。 - 特許庁

The method, algorithm, software, architecture, circuit and/or system for detecting an idle state and maintaining a clock/data recovery circuit (CDR) are indicated.例文帳に追加

アイドル状態を検出しクロック／データ・リカバリ回路を維持するための方法、アルゴリズム、ソフトウェア、アーキテクチャ、回路、および・あるいはシステムが開示される。 - 特許庁

A system clock CLK is supplied to the command decoder 2, a data strobe signal DQS is supplied to the write-timing generating section 3 and the data latch 7.例文帳に追加

システムクロックＣＬＫは、コマンドデコーダ２に供給され、データストローブ信号ＤＱＳは、ライトタイミング発生部３、及び、データラッチ７に供給される。 - 特許庁

A CPU 4 and peripheral circuits 5 and 6 constituting a microcomputer 1 operate on the basis of a system clock outputted from a 1st oscillation circuit 2.例文帳に追加

マイクロコンピュータ１を構成するＣＰＵ４、周辺回路５，６は第１の発振回路２から出力されるシステムクロックに基づいて動作する。 - 特許庁

An oscillation circuit 11 is operated based on reverse-phase oscillation signals, and supplies a system clock to an internal circuit 14 via an inverter circuit 15.例文帳に追加

発振回路１１は、逆相の発振信号に基づいて動作し、インバータ回路１５を介して内部回路１４にシステムクロックを供給する。 - 特許庁

To provide a receiving device capable of stable clock control over a long time, even in a receiving system without flow control.例文帳に追加

フロー制御を行わないような受信システムにおいても、長時間に渡って安定したクロックの制御が可能な受信装置を提供すること。 - 特許庁

A horizontal synchronizing signal in a laser beam system is inputted into counter circuits B807, C808 as a clock signal, and a driving pulse signal of a pulse motor for driving a regist roller is inputted into a counter circuit A806 as a clock signal.例文帳に追加

カウンタ回路Ｂ８０７，Ｃ８０８にはクロック信号としてレーザビーム方式における水平同期信号が入力され、カウンタ回路Ａ８０６にはクロック信号としてレジローラ駆動用のパルスモータの駆動パルス信号が入力されている。 - 特許庁

A synchronizing signal measuring part measures a synchronizing signal characteristic value containing at least a synchronizing signal period and a synchronizing signal period corresponding to the input image signal with a clock for measurement generated on the basis of the system clock as a reference.例文帳に追加

同期信号測定部は、システムクロックに基づいて生成される測定用クロックを基準に、入力画像信号に対応する同期信号期間および同期信号周期を少なくとも含む同期信号特性値を測定する。 - 特許庁

In such a system, the optimization is achieved by adjusting a pull-up resistance 15-1 and setting a clock frequency which is as suitable as possible so that high-voltage and low-voltage levels of data and a clock securely meet predetermined specifications.例文帳に追加

そのようなシステムでは、最適化は、プルアップ抵抗を調整し、可能な最良のクロック周波数を設定して、データ／クロックの高電圧および低電圧レベルが確実に所定の仕様内に収まるようにすることで達成される。 - 特許庁

To provide a clock distribution system in which the timing of received optical data signal coincides with the timing of a clock of a self-station in communication of either direction when two-way optical communication is performed between a master station and a slave station.例文帳に追加

マスタ局とスレーブ局との間で双方向の光通信を行なうときに、いずれの方向の通信においても受信した光データ信号のタイミングと自局のクロックのタイミングとが一致するようなクロック分配システムを提供する。 - 特許庁

To provide a frame synchronization system of a base station for mobile communication that can perform correct frame synchronization even at a base station that can not use a clock signal supplied from a network side as a clock signal to be reference.例文帳に追加

基準となるクロック信号としてネットワーク側から供給されるクロック信号が使用できない基地局においても正確なフレーム同期が可能となる移動体通信用基地局のフレーム同期方式を提供すること。 - 特許庁

To provide a method and an apparatus, for signal processing in a phase modulation-type optical fiber gyro, in which a detection clock is corrected by an optical-system clock containing phase delay information and in which a detection error is reduced.例文帳に追加

本発明は、位相遅れ情報を含む光学系出力で検波クロックを補正して検波エラーを低減した位相変調型光ファイバジャイロにおける信号処理方法及び装置を提供することを目的とする。 - 特許庁

Whether or not the cycle is a memory read cycle is detected and when the relation between the clock of the system side and the clock of the high-speed processor side is specific in the memory read cycle, a burst ready signal is quickened in phase and outputted to a processor.例文帳に追加

メモリリードサイクルか否かを検出し、メモリリードサイクルの場合であってシステム側のクロックと高速処理装置側のクロックとの関係が所定の場合には、バーストレディの信号の位相を早めてプロセッサ３に出力する。 - 特許庁

To provide an image data receiving apparatus capable of being operated synchronously with a system clock of an encoder side (server side) even in the case of using a decoder on which no clock reference type PLL circuit is mounted.例文帳に追加

ＰＳ−ＬＳＩをＭＰＥＧ２デコーダＬＳＩとして用いて画像データ受信装置を構成した場合、クロックリファレンスを基準としたＰＬＬ回路が搭載されていないため、エンコーダのシステムクロックと同期をとることができない。 - 特許庁

To provide a jitter removing/shaping circuit for removing jitter at the time of operating the electronic circuits of plural units with the same high frequency basic clock, and for reproducing the basic clock and a synchronous electronic circuit system using the jitter removing/shaping circuit.例文帳に追加

同一の高周波基本クロックで多数のユニットの電子回路を動作させるときのジッターを除去して基本クロックを再生するジッタ除去整形回路およびこのジッター除去回路を用いた同期式電子回路システム。 - 特許庁

In this system, the printer driver 103 of a printer client 101, 105 equipped with internal clock circuit 104 adds the time/date data from the clock circuit 104 of the printer client to a print job transmitted to the printer.例文帳に追加

本発明のシステムは、内部クロック回路（１０４）を備えるプリンタ・クライアント（１０１，１０５）のプリンタ・ドライバ（１０３）は、そのプリンタ・クライアントのクロック回路（１０４）からの時間／日付データを、プリンタに伝送される印刷ジョブに追加する。 - 特許庁

The system and method for implementing the IQ generator includes a master latch that generates an I signal in response to a clock input signal, and a slave latch that generates a Q signal in response to an inverted clock input signal.例文帳に追加

ＩＱ信号発生器を実施するためのシステム及び方法は、クロック入力信号に応答してＩ信号を発生するマスターラッチ、及び反転クロック入力信号に応答してＱ信号を発生するスレーブラッチを含む。 - 特許庁

Each registration area (buffer) has a ring buffer structure reservation table (c) storing a clock counter value of a CPU, a registration quantity of the timer request, and timer registration information #0-#n of each the timer request in each identification value of a system clock (Tic) unit.例文帳に追加

各登録領域（バッファ）に、システムクロック（Ｔｉｃ）単位の識別値毎に、ＣＰＵのクロックカウンタ値、タイマ要求の登録数、各タイマ要求のタイマ登録情報＃０〜＃ｎを格納するリングバッファ構造予約テーブル（ｃ）を備える。 - 特許庁

The device 2 is provided with a PCR extraction circuit 204 which extracts the PCR; an STC (System Time Clock) counter 205; a 27 MHz oscillator 206; and an error detecting circuit 207 which detects an error of the reproduction rate clock frequency.例文帳に追加

また、装置２が、ＰＣＲを抽出するＰＣＲ抽出回路２０４と、ＳＴＣカウンタ２０５と、２７ＭＨｚ発信器２０６と、再生レートクロック周波数のエラーを検出するエラー検出回路２０７とを備えるようにした。 - 特許庁

The power supply device 60 comprises a signal selection circuit 61 which outputs a switching clock from a switching clock generating part 57 to a switching transistor 62, after the lapse of a period necessary for a stabilized state from startup of the radar system 30.例文帳に追加

電源装置６０に備えられた信号選択回路６１は、レーダシステム３０が起動してから安定状態必要期間が経過した後は、スイッチングクロック発生部５７からのスイッチングクロックをスイッチングトランジスタ６２に出力する。 - 特許庁

To generate a recording/reproducing clock for a pattern recorded in a data area without degrading a format efficiency of a patterned media as much as possible regarding a method for generating a patterned media clock, patterned media, and information recording/reproducing system.例文帳に追加

パターンドメディアクロック生成方法、パターンドメディア及び情報記録再生装置に関し、パターンドメディアに対し、フォーマット効率を極力悪化させないで、データ領域に記録したパターンに対し正確な記録再生クロックを生成する。 - 特許庁

To recognize the state of the whole of an image forming system in a short period of time without increasing signal wires other than a data signal wire and a clock signal wire which are required for a clock synchronization type serial communication, and at the same time, to increase the reliability of the communication.例文帳に追加

クロック同期式シリアル通信に必要なデータ信号線とクロック信号線以外に信号線を増やすことなく、短時間で画像形成システム全体の状態を認識すると共に、通信の信頼性を向上させること。 - 特許庁

For example when a system is operated at low speed and writing of one time can be performed in one cycle of a reference clock signal PCLK, writing operation is performed every one cycle of the reference clock signal PCLK by setting a writing cycle mode WM.例文帳に追加

例えば、システムが低速に動作して基準クロック信号PCLKの一周期内に一回の書き込みが可能な場合には前記書き込み周期モ−ドWMの設定により基準クロック信号PCLKの一周期毎に書き込み動作が遂行される。 - 特許庁

The current mode bus interface system transmits from a current mode host interface device a reference current, clock current and data current and receives a current mode client interface device a reference current, clock current and data current.例文帳に追加

電流モードバスインターフェースシステムは、電流モードホストインターフェース装置から基準電流、クロック電流、及びデータ電流を送信し、電流モードクライアントインターフェース装置から基準電流、クロック電流、及びデータ電流を受信する。 - 特許庁

Particularly, a detecting system consists of a control circuit 2 including a clock counter therein and of an event memory 3 for memorizing the counts by the clock counter concerned for arrival of detected signals from detectors as event is placed every prescribed number of detectors.例文帳に追加

特に、複数の検出器毎に、クロックカウンタを内蔵する制御回路２と検出器から検出信号が到来した時の該クロックカウンタのカウント値をイベントとして記憶するためのイベントメモリ３とを含む検出系が備えられる。 - 特許庁

In this system, a transmitter 1 and a receiver 2 having respectively main signal processing sections 101, 201, selectors 109, 205 and clock interruption detection sections 106, 107 and 204 are interconnected by a data line 5 and a clock line 6.例文帳に追加

夫々主信号処理部１０１、２０１、セレクタ１０９、２０５及びクロック断検出部１０６、１０７、２０４を有する送信側装置１と受信側装置２間を各１本のデータ線５及びクロック線６で接続する。 - 特許庁

The system clock signal SCK is multiplied by a multiplier part 11, and a multiplied clock signal XCK is generated and given to a shift register constituting a delay circuit and composed of FFs (flip-flop) 14a to 14d and an FF 12 constituting a frequency dividing circuit.例文帳に追加

システムクロック信号ＳＣＫは逓倍部１１で逓倍されて逓倍クロック信号ＸＣＫが生成され、遅延回路を構成するＦＦ１４ａ〜１４ｄからなるシフトレジスタと、分周回路を構成するＦＦ１２に与えられる。 - 特許庁

To implement certain switching with a simple configuration of a clock system in a system or receiver performing uninterruptible switching from one processing system to another, in transmitting/receiving client signals by using a plurality of systems of transmission paths.例文帳に追加

クライアント信号を複数系統の伝送路により送受信するに際し、一方から他方の処理系統に無瞬断で切替るシステム或いは受信装置において、簡素なクロック系の構成で確実な切り替えを実現する。 - 特許庁

The camera system (3) includes a control part (7), and a video encoder part (6) for generating a video color subcarrier signal on the basis of control from the control part, wherein the control part counts a system clock (14) by period of a prescribed reference pulse, calculates a deviation of a count value of the system clock, and corrects a video color subcarrier signal of the video encoder on the basis of the calculated deviation.例文帳に追加

カメラシステム（３）は、制御部（７）と、前記制御部からの制御に基づいてビデオカラーサブキャリア信号を生成するビデオエンコーダ部（６）と、を有し、前記制御部は、所定の基準パルスの周期毎システムクロック（１４）をカウントし、システムクロックのカウント値の偏差を算出し、算出した偏差に基づいて前記ビデオエンコーダ部のビデオカラーサブキャリア信号を補正する。 - 特許庁

Each of buffers 11-13 adds a value of the system clock reproduced by the STC reproducing unit 10 to the packet, temporarily stores the packet and then outputs it.例文帳に追加

バッファ１１〜１３の各々は、ＳＴＣ再生部１０で再生されたシステムクロックの値をパケットに付加し、当該パケットを一時的に記憶してから出力する。 - 特許庁

To perform a clock signal extracting operation using a conventional CDR device, without considerably changing the configuration of a CDM communication system according to a conventional CDM method.例文帳に追加

従来のCDM方式によるCDM通信システムの構成を大きく変更することなく従来のCDRデバイスを用いたクロック信号抽出動作が可能である。 - 特許庁

To provide a clock frequency transmission system capable of reducing EMI noises as much as possible.例文帳に追加

クロック周波数伝送システムに関し、ＥＭＩノイズを極力減少させることができるクロック周波数伝送システムを提供することを目的としている。 - 特許庁

A multiplexing system 10 comprises a multiplexing unit 1, a multiplexing control unit 5, a signal adjusting unit 6, a clock adjusting unit 4, a DAC unit 2, and a sample holding unit 3.例文帳に追加

多重化処理システム１０は、多重化部１、多重化制御部５、信号調整部６、クロック調整部４、ＤＡＣ部２及びサンプルホールド部３を備える。 - 特許庁

To provide an image reduction device reducing an image of a video signal adopting a progressive scanning system that decreases the power consumption by employing a decreased clock frequency.例文帳に追加

順次走査方式の映像信号を画像縮小する画像縮小装置において、クロック周波数を下げることにより、消費電力を低減すること。 - 特許庁