「System Clock」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

To surely remove echo included in collected voice signals even in connection to a bus system of a different operational clock frequency.例文帳に追加

動作クロック周波数が異なるバスシステムに接続した場合でも、集音した音声信号に含まれるエコーを確実に除去すること。 - 特許庁

To provide a skew adjusting circuit capable of easily adjusting a skew without using an observation apparatus in a system of a high speed clock.例文帳に追加

高速クロックのシステムにおいて、観測機器を使用せず、容易にスキュー調整を行うことができるスキュー調整回路を提供する。 - 特許庁

The optical system 33 is laid on the optical path for scanning exposure by a laser beam LB according to the frequency of a reference clock.例文帳に追加

光学系３３は、基準クロックの周波数に従ってレーザビームＬＢの走査露光を行うために光路上に配置されている。 - 特許庁

To enable various elements to communicate in a system wherein the elements are integrated without paying any attention to differences in clock speed.例文帳に追加

様々な要素を統合的に集積させたシステム内でクロック速度における差を気にせずに各要素間で通信できるようにする。 - 特許庁

A communication control circuit 5 is operated by receiving the supply of the system clock SCK and performs communication with an external device through a bus communication line 2.例文帳に追加

通信制御回路５は、システムクロックＳＣＫの供給を受けて動作し、バス通信線２を通じて外部機器との通信を行う。 - 特許庁

A control terminal has a hazard removing function and when a system clock is stopped, the control terminal has the hazard function released and operated asynchronously.例文帳に追加

制御端はハザード除去機能を有し、システムクロックの停止時には、制御端子はハザード機能が解除されて非同期で動作する。 - 特許庁

ADJUSTING METHOD FOR ELECTRONIC AZIMUTH METER, ADJUSTING SYSTEM FOR ELECTRONIC AZIMUTH METER, MAGNETIC FIELD GENERATING DEVICE, ELECTRONIC AZIMUTH METER, AND ELECTRONIC CLOCK WITH ELECTRONIC AZIMUTH METER例文帳に追加

電子方位計の調整方法、電子方位計調整システム、磁場発生装置、電子方位計および電子方位計付電子時計 - 特許庁

A CDR system (100) has a sampling circuit (105) generating a clock/data signal that is in a recovery state, and an interleaving feedback network (110).例文帳に追加

ＣＤＲシステム（100）は回復状態のクロック／データ信号を生じさせるサンプリング回路（105）及びインタリービングフィードバックネットワーク（110）を有する。 - 特許庁

To reduce an effective system clock frequency without using a PLL circuit to reduce power consumption and storage capacity.例文帳に追加

ＰＬＬ回路を用いることなく、実効的なシステムクロック周波数を低減して消費電力を削減し、併せて、記憶容量を低減する。 - 特許庁

To provide an automatic correcting clock in which the wiring work can be concentrated and the restriction of design of a hand position detecting system can be relieved.例文帳に追加

配線作業を集中化でき、また、指針位置検出系の設計等の制約を緩和できる自動修正時計を提供する。 - 特許庁

On the other hand, when the factor of restoration is the expiration of the throw-out time (S160: expiration), the throw-out time is added to the system clock (S170).例文帳に追加

一方復帰要因が投入時間満了の場合には（Ｓ１６０：満了）投入時間をシステムクロックに足し込む（Ｓ１７０）。 - 特許庁

To provide an LCD driving system which is capable of lowering a frequency of a driving clock and is reducing the number of terminals.例文帳に追加

駆動クロックの周波数の下げることができると共に、端子数の削減を図れるようにしたＬＣＤ駆動システムを提供する。 - 特許庁

The image processor comprises a solid state imaging element, a signal processing section for processing an output from the solid state imaging element based on an inputted system clock signal and delivering an image signal, and a means for informing a user of the frequency of the system clock signal inputted to the signal processing section to the solid state image sensor such that it corresponds to the system clock signal of a plurality of frequencies.例文帳に追加

固体撮像素子と、システムクロック信号が入力され、該システムクロック信号に基づいて前記固体撮像素子の出力を信号処理し、画像信号として出力する信号処理部と、複数の周波数のシステムクロック信号に対応するように、前記信号処理部に入力したシステムクロック信号の周波数を前記固体撮像素子に通知する手段と、を備えたものである。 - 特許庁

This circuit is provided with a holding circuit part 20 for prolonging the high level period of a system clock signal CLK1 by the delay time or more of a delay circuit part 30.例文帳に追加

システムクロック信号ＣＬＫ１のハイレベル期間を遅延回路部３０の遅延時間以上に延ばす、保持回路部２０を設ける。 - 特許庁

To provide a clock generating circuit for reducing the load of a CPU and suppressing an increase in a circuit scale or in a system scale.例文帳に追加

ＣＰＵの負荷を軽減するとともに、回路規模またはシステムの規模の増大の抑制が可能なクロック生成回路を提供する。 - 特許庁

The pixel clock of the ROS system modulates the light beam radiated to execute the pixel arrangement along the scanning line.例文帳に追加

ラスタ出力走査（ＲＯＳ）システムのピクセル・クロックは、走査線に沿ってピクセル配置を行うべく放射された光ビームを変調させる。 - 特許庁

To improve a system speed, by assembling a clock generating circuit for communication, with a plurality of SPI devices of only the hardware-circuit constitution.例文帳に追加

複数のＳＰＩデバイスと通信するためのクロック生成回路をハード回路のみの構成で組み立て、システム速度の改善を実現する。 - 特許庁

A PLL circuit 1 outputs an output system clock signal S4 phase- locked for an inputted horizontal synchronizing signal S16.例文帳に追加

ＰＬＬ回路１が、入力される水平同期信号Ｓ１６に対して位相ロックした出力システムクロック信号Ｓ４を出力する。 - 特許庁

To provide a symbol synchronizing circuit preventing an increase in clock phase deviation due to a temperature change or the like using a single synchronization circuit system.例文帳に追加

同期回路が１系統で、温度変化等によるクロック位相ずれの増大を防止できるシンボル同期回路を提供すること。 - 特許庁

In spite of a change in the date of a real time clock provided for the system, the attendance can be thereby managed for the unit of business day.例文帳に追加

したがって、システムに備えた実時間クロックの日付の変更にかかわらず営業日の単位で勤怠管理が行えるようになる。 - 特許庁

The clock generator circuit 200 generates clocks to be supplied to each functional module of the system LSI having a plurality of functional modules.例文帳に追加

複数の機能モジュールを有するシステムＬＳＩの各機能モジュールに供給するクロックを生成するクロック生成回路２００である。 - 特許庁

To provide a buffer control system and a buffer controllable memory for improving the problem of the increase of current consumption when a clock is decreased.例文帳に追加

クロック低下時における消費電流増大の問題を改善するバッファ制御システムおよびバッファ制御可能なメモリーを提供する。 - 特許庁

The data transmitting apparatus 100 superimposes the information data synchronized with a bit clock on the audio data of audio 3-way system, and transmits the superimposed data.例文帳に追加

データ送信装置１００は、オーディオ３線式のオーディオデータに、ビットクロックに同期させた情報データを重畳させて送信する。 - 特許庁

To provide a computer system which can supply a reference clock signal to each IC even if a low signal of link power status is detected.例文帳に追加

リンクパワーステータスのロー信号を検知しても、各ＩＣに基準クロック信号を供給することができるコンピュータシステムを提供する。 - 特許庁

A modulation system is used to transmit additional information required for clock recovery between a sender and a receiver across the packet network.例文帳に追加

パケットネットワークを挟んだ送信機と受信機間のクロック回復に必要な追加の情報を伝送するために、変調方式を使用する。 - 特許庁

When an instruction is received from the host 51. the HDD 1 in the standby mode restarts oscillation of an oscillator that generates the system clock.例文帳に追加

スタンバイ・モードにあるＨＤＤ１は、ホスト５１から指示を受信すると、システム・クロックを生成する発振器の発振を再開する。 - 特許庁

A counter circuit 30 starts an operation by release of a system reset signal and counts up frequency divided clock pulse signals to a set value afterwards.例文帳に追加

カウンタ回路３０は、システムリセット信号解除により動作を開始し、以後分周クロックパルス信号を設定値までカウントアップする。 - 特許庁

To provide a digital/analog converter circuit that can enhance the resolution without extending the data update period while keeping the system clock.例文帳に追加

システムクロックをそのままに、データの更新周期を延長させることなく、分解能を向上させたデジタル・アナログ変換回路を提供する。 - 特許庁

To provide a receiver that can surely eliminate disturbance caused by a system clock independently of variations in components.例文帳に追加

構成部品のバラツキなどにかかわらず、システムクロックが原因となる妨害を確実に除去することができる受信装置を提供する。 - 特許庁

To provide a method and system for performing analog/digital conversion capable of reducing the influence of clock jitter or the like, and performing high speed sampling.例文帳に追加

クロック・ジッタ等の影響を低減させ、高速なサンプリングを可能とする、アナログ・デジタル変換のための方法およびシステムを提供する。 - 特許庁

As a result, the peak of radiation noise caused by the clock signal can be dispersed without lowering system performance and thus electromagnetic interference is reduced.例文帳に追加

この結果、システムの性能を下げることなくクロック信号が原因となる放射ノイズのピークを分散でき、電磁干渉を低減できる。 - 特許庁

To performs adjustment of clock frequency in an asynchronous serial communication of an oversample system at a low cost and with high precision.例文帳に追加

オーバーサンプル方式の非同期シリアル通信におけるクロックの周波数の調整を、低コストで精度高く行うことができるようにする。 - 特許庁

When the factor of restoration is the external interruption (S160: external interruption), the half time of the throw-out time is added to the system clock (S180).例文帳に追加

復帰要因が外部割込みの場合には（Ｓ１６０：外部割込み）投入時間の半分の時間をシステムクロックに足し込む（Ｓ１８０）。 - 特許庁

The quartz oscillator 69 generates a reference clock of a frequency modulated according to the temperature detected by the optical system temperature sensor 50.例文帳に追加

水晶発振器６９は、光学系温度センサ５０が検知した温度に応じて周波数が変調された基準クロックを発生させる。 - 特許庁

Since a counter 17 starts its counting operation for a system clock with the start edge of a horizontal synchronizing pulse, its counted value indicates a phase in the horizontal line.例文帳に追加

カウンタ１７は、水平同期パルスの開始エッジでシステクロックのカウントを開始するので、カウント値が水平ライン内の位相を表す。 - 特許庁

By using an asynchronus logic without another required high frequency clock system, a high-speed serial synchronous processing can be parallel from the side of a slow synchronous system in the slow synchronous system to it.例文帳に追加

このように、高速直列同期処理は、必要とされる他の高周波クロックシステムなしに、非同期ロジックを使用することによってそれに対して遅い同期システムにおける遅い同期システムの面から並列にできる。 - 特許庁

The CDR circuit 106, receiver 101, and transmission and reception system 100 applies weighting to an output of a nonlinear phase comparator into which reception data 105 and a reproduction clock 119 are input according to a delay or an advance of a clock with a phase difference of the reception data to the reproduction clock, and the phase of the reproduction clock is adjusted based on the weighted output.例文帳に追加

ＣＤＲ回路１０６、受信装置１０１、および送受信システム１００は、受信データ１０５および再生クロック１１９が入力される非線形位相比較器の出力に、受信データに対する、再生クロックに対して位相差を有するクロックの遅れまたは進みに応じて重み付けをし、重み付けされた出力に基づいて再生クロックの位相を調整する。 - 特許庁

In the clock signal output circuit 11, data obtained by counting periods of a reference clock signal PREF by a ring oscillator 1 and a period counter 5 are stored in a storage memory 12, and a divider 7 and a system clock generation part 9 perform, through a selector 13, arithmetic processing based on the data stored in the storage memory 12 to generate and output the multiplied clock signal.例文帳に追加

記憶用メモリ１２に、基準クロック信号ＰＲＥＦの周期をリングオシレータ１及び周期カウンタ５によりカウントしたデータを記憶させ、クロック信号出力回路１１は、セレクタ１３を介すことで、除算器７及びシステムクロック生成部９が記憶用メモリ１２に記憶させたデータに基づいて演算処理を行い、逓倍クロック信号を生成して出力する。 - 特許庁

The electronic device system including the electric circuit parts of the same constitution operating with the clock signals of the same frequency delays the phases of the clock signals by delaying the source clock signal generated in an oscillator 9 by a delay circuit 10, and supplies the clock signals to the electronic circuit parts (TWINS-A6 and TWINS-B7) of the same constitution.例文帳に追加

同一周波数のクロック信号で動作する同一構成の複数の電子回路部を含有する電子装置システムにおいて、クロック信号を生成する発振器９で生成した原クロック信号を遅延回路１０で遅延させることによりクロック信号の位相をずらせて各同一構成の複数の電子回路部（ＴＷＩＮＳ−Ａ６とＴＷＩＮＳ−Ｂ７）に供給する。 - 特許庁

The semiconductor device operates according to an internal clock based on the system clock, inputs/outputs data synchronized with the internal clock, and has a phase-locked loop for generating the internal clock and a switch element for switching delay paths to be inserted in a feedback loop with respect to the phase-locked loop on the basis of data input/output of the semiconductor device.例文帳に追加

半導体装置は、システムクロックに基づいた内部クロックで動作し、前記内部クロックに同期してデータを入出力する半導体装置であって、前記内部クロックを生成する位相同期回路と、前記半導体装置のデータの入出力に基づいて、前記位相同期回路に対するフィードバックループに挿入される遅延パスを切り替えるスイッチ素子とを有する。 - 特許庁

The other encoders extract a program clock reference value (PCR) from the transport stream (TS1) inputted for synchronization, generate a system clock (CLK) with coincides with the encoder 101 and clock reference (STC) on the basis of the extracted program clock reference value (PCR), encode video/audio data (D2,<, Dn) and respectively output transport streams (TS2,..., TSn).例文帳に追加

他のエンコーダは、同期用として入力するトランスポートストリーム（ＴＳ１）からプログラム時刻基準参照値（ＰＣＲ）を抽出し、抽出したプログラム時刻基準参照値（ＰＣＲ）に基づきエンコーダ１０１と一致したシステムクロック（ＣＬＫ）および時刻基準（ＳＴＣ）を生成し、映像・音声データ（Ｄ２，……，Ｄｎ）を符号化してトランスポートストリーム（ＴＳ２，……，ＴＳｎ）をそれぞれ出力する。 - 特許庁

In this technique, a parallel transmission system for sending a clock with transmitted data by using same length wirings is adopted as a long-distance transmission system between blocks, a receiving side is constituted so as to latch received data with a parallel transmission clock, and further buffers are arranged every prescribed length at wirings for transmission between blocks.例文帳に追加

ブロック間長距離送信方式として送信データと一緒にクロックを等長配線で送る並送方式を採用して受信側では並送クロックで受信データをラッチするように構成し、さらにブロック間送信用配線には所定の長さ毎にバッファを配置するようにした。 - 特許庁

An analog RF signal is converted to binary data (PDM data) by using a comparator 20 via a low-pass filter 10, a system clock is generated from the binary data by using PLL circuits 30, 40 of two-step constitution, and decoding the PDM data is performed with a PDM decoder 70 by using the system clock.例文帳に追加

アナログＲＦ信号をローパスフィルタ１０を経てコンパレータ２０で２値データ（ＰＤＭデータ）に変換し、この２値データから２段構成のＰＬＬ回路３０、４０でシステムクロックを生成し、このシステムクロックを用いてＰＤＭデコーダ７０でＰＤＭデータのデコードを行う。 - 特許庁

An average value of differences Δt between system clock timer values ts and current music regeneration positions tm during a predetermined adjustment period is defined as an adjusting value ΔT, and a value obtained by adding the adjusting value ΔT to the system clock timer value ts is defined as the music score display time tg.例文帳に追加

このとき、所定の調整期間における、システムクロックタイマ値ｔｓと現在の音楽再生位置ｔｍとの差分Δｔの平均値が調整値ΔＴとされ、システムクロックタイマ値ｔｓにこの調整値ΔＴを加算した値が、譜面表示進行時刻ｔｇとされる。 - 特許庁

The dot clock generation circuit 51 acquires a measurement value by counting system clocks between encoder pulses, performs computation to decrease the measurement value by the value of a frequency division ratio in synchronization with the system clocks, generates a dot clock every time when the remaining value becomes negative and adds a new measurement to the negative value.例文帳に追加

ドットクロック発生回路５１はエンコーダパルス間においてシステムクロックを計数した計測値を取得し、システムクロックに同期して計測値から分周比の値ずつ減ずる演算処理を行って残りの値が負になる毎にドットクロックを発生して新たな計測値をこの負の値に加算する。 - 特許庁