「System Clock」に関連した英語例文の一覧と使い方(21ページ目)

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System Clockの部分一致の例文一覧と使い方

該当件数 : 2171件

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例文

To provide a clock generating circuit, a power supply system and a delay time adjustment unit which reduce radiation noise, for example, according to a radio wave situation in order to control delay time for delaying rising of one clock signal to the other clock signal.例文帳に追加

一方のクロック信号に対して他方のクロック信号の立ち上がりを遅延させる遅延時間を制御するため、例えば電波状況に応じて、輻射ノイズの低下を図るクロック生成回路、電源供給システム及び遅延時間調整部を提供すること。 - 特許庁

A frequency deviation estimate circuit 10 uses a fast speed system clock with high precision for a signal receiving period to detect a frequency deviation Δf of a clock signal for a clock and a τ estimate circuit 51 of a CPU 50 obtains a timing correction amount τ on the basis of the result of detection.例文帳に追加

周波数偏差推定回路１０が、受信区間において高速かつ高精度なシステムクロックを用いて時計用クロックの周波数偏差Δｆを検出しておき、ＣＰＵ５０のτ推定回路５１が上記検出結果からタイミング補正量τを求める。 - 特許庁

A system for determining a synchronization error according to the present techniques generates a timing message in response to a master clock (30) and includes an error measurement circuit (72) that determines a synchronization error for a local clock in response to the timing message such that the synchronization error includes a fraction of a period of the local clock.例文帳に追加

この技術により、同期誤差を決定するシステムは、マスタクロック(30)に応じてタイミングメッセージを生成し、そのタイミングメッセージに応じて同期誤差がローカルクロックの周期のフラクションを含むようにローカルクロックの同期誤差を決定する誤差測定回路（72）を含む。 - 特許庁

The automation system includes: clock time detecting means (120-124) assigned to respective data processing levels and to detect the clock times of the partial systems in each data processing level; and a means for performing the comparison and temporal association of the clock times obtained for each data processing level.例文帳に追加

各データ処理レベルに割当てられ各データ処理レベルにおける部分システムのクロックタイムを検出するためのクロックタイム検出手段（１２０〜１２４）と、各データ処理レベル毎に求められたクロックタイムの比較と時間的関係付けを行うための手段とを設ける。 - 特許庁

例文

The memory interface unit outputs control signals in response to the read command signal or write command signal, generates a memory clock signal on the basis of a system clock signal, and changes the frequency of the memory clock signal in response to a frequency change control signal.例文帳に追加

メモリインターフェース装置は読出しコマンド信号または書込みコマンド信号に応答して制御信号を出力し、システムクロック信号に基づいてメモリクロック信号を発生させ、周波数変更制御信号に応答してメモリクロック信号の周波数を変更する。 - 特許庁

例文

A control means 15 uses DDS(direct digital synthesizer) 5b-5n to shift a phase of an output clock of other reception system so as to make a phase difference of the DDS 5b-5n of the other system from the reference clock accurate based on the detected phase difference.例文帳に追加

制御手段１５は、検出された位相差に基づき、他の系統のＤＤＳ５ｂ〜５ｎに対して、基準クロックとの位相差が正確量となるよう、他の受信系統の出力クロックの位相をＤＤＳ５ｂ〜５ｎを用いてシフトする。 - 特許庁

To provide an electronic controller or an electronic control system capable of satisfactorily suppressing lowering of throughput and generation of an error even when a clock signal of a second oscillation circuit the precision of which is inferior to that of a crystal oscillation circuit is defined as a system clock.例文帳に追加

クリスタル発振回路よりも精度の劣る第２発振回路のクロック信号をシステムクロックとした場合にも、処理能力の低下や誤差の発生を良好に抑制することのできる電子制御装置または電子制御システムの提供。 - 特許庁

A common clock is connected to at least two subsystems of the x-ray emitter/detector system to enable a plurality of noise sources associated with the at least two subsystems within the x-ray emitter/detector system to be correlated with the common clock.例文帳に追加

共通クロックが、Ｘ線放射器／検出器システムの少なくとも２つのサブシステムに接続され、Ｘ線放射器／検出器システム内の少なくとも２つのサブシステムに関連付けられる複数の雑音源が共通クロックと相関できるようになる。 - 特許庁

To provide a system, a method and a computer program for steering a time-of-day (TOD) clock for a computer system having a physical clock providing a time base for executing operations that is stepped to a common oscillator.例文帳に追加

共通発振器に対してステップ実行される操作を実行するための時間基準を提供する、物理クロックを有するコンピュータ・システム用の時刻（ＴＯＤ）クロックをステアリングするための、システム、方法、およびコンピュータ・プログラムを提供すること。 - 特許庁

例文

This serial bus system including a data bus connecting a master device and a slave device together and a shared clock system constructed for feeding a shared clock signal to the master device and the slave device is used for data communication between the devices according to a master-slave protocol.例文帳に追加

マスタ装置とスレーブ装置を接続するデータバスと、共有クロック信号をマスタ装置及びスレーブ装置に供給するように構成された共有クロックシステムとを含む、装置間でマスタースレーブプロトコルに従ってデータ通信するためのシリアルバスシステム。 - 特許庁

例文

A phase control circuit 101 uses a reference clock from a host device and a frequency division output resulting from frequency-dividing a generated system block to control the frequency of a voltage controlled oscillator outputting the system clock, in order to conduct frame synchronization with the host device.例文帳に追加

位相制御回路１０１は、上位装置とフレーム同期を行うめに、上位装置からの基準クロックと、生成するシステムクロックを分周した分周出力とを用いて、システムクロックを出力する電圧制御発振器の周波数を制御する。 - 特許庁

As to the system clock frequency m (=fsc×n) in synchronization with a color burst signal, by changing a factor n in accordance with the type (a color burst signal frequency), the system clock frequency of each type is set to be within a certain range.例文帳に追加

カラーバースト信号に同期するシステムクロックの周波数ｍ（＝ｆｓｃ×ｎ）について、方式（カラーバースト信号周波数）に応じて係数ｎを変更することで、方式間でのシステムクロックの周波数ｍが一定範囲内に収まるようする。 - 特許庁

To reduce a scale of a random access memory(RAM) employed by a frame transfer system that converts received data synchronously with a received clock into transmission data synchronously with a transmission clock.例文帳に追加

受信クロックに同期した受信データを送信クロックに同期した送信データに変換するフレーム乗換え方式に関し、フレーム乗換え方式に適用するランダム・アクセス・メモリ（ＲＡＭ）の規模を縮減する。 - 特許庁

To provide a loop network controlled synchronization system by which a network synchronizing device avoids a closed clock signal and automatically switches clock paths due to fault in a transmission path, and to provide its switching method.例文帳に追加

クロック信号閉鎖状態を回避して網同期装置が伝送路障害発生によるクロックパスの切り替えを自動的に行うループ網従属同期システム及びその切り替え方法を提供する。 - 特許庁

Although phase shift is caused between the data of both the systems at this point of time, a clock signal with a phase between the phases of the clocks recovered in each system is generated and using the clock signal the data of both the systems are latched.例文帳に追加

この時点で、両系のデータには位相ずれが生じるが、各系で再生されたクロックの中間の位相を持つ、クロック信号を生成し、このクロック信号を用いて、両系のデータをラッチする。 - 特許庁

The time setting system comprises a time setting side device 10 and a device 20 on the side being set with time which are connected through communication interfaces 11 and 21 and provided with a reference clock 12 and a subordinate clock 28, respectively.例文帳に追加

それぞれ通信インタフェース１１、２１を介して接続されると共に基準時計１２および従属時計２８を有する時刻設定側装置１０および被時刻設定側装置２０を備える。 - 特許庁

To provide an optical (disk) driving system including a delay locked loop based multiphase clock generator capable of generating 32 different phases from input clock having a frequency of 800 MHz or greater.例文帳に追加

800MHzまたはそれ以上の周波数を有する入力クロックから、32個の異なる位相を発生させうる遅延同期ループ基盤の多重位相クロック発生器回路を備える光学(ディスク)駆動システムを提供する。 - 特許庁

In this way, when the low accuracy clock is relied upon to create the system tuning signals, the accuracy is sufficient to enable the processor to recognize when it is time to again power up the high accuracy clock.例文帳に追加

このように、システムタイミング信号を発生するのに低精度のクロックに依存している時は、プロセサが再び高精度クロックをパワーアップする時間であることを認識できる程度に十分な精度となる。 - 特許庁

In the image reader, a system control unit 1 includes an SSCG section 140 which generates a spectrum spread clock and a timing circuit 112 which generates a reference clock to control the SSCG section 140.例文帳に追加

画像読取装置において、システム制御ユニット１は、スペクトラム拡散クロックを発生するＳＳＣＧ部１４０と、基準クロックを発生しＳＳＣＧ部１４０を制御するタイミング回路１１２とを備える。 - 特許庁

When the interrupt masking is performed, the interrupt control circuit changes an interrupt masking instruction of the interrupt masking signals by the fed-back clock stop signal, and releases an instruction of the stop of the system clock.例文帳に追加

また、割り込み制御回路は、割り込みマスクが行われているときは、帰還されたクロック停止信号により、割り込みマスク信号の割り込みマスク指示を変更して、システムクロックの停止の指示を解除する。 - 特許庁

To reduce a processing load on a slave node and also to reduce a network load concerning a clock synchronization system for clock synchronization between a master node and the slave node which are connected via a network.例文帳に追加

ネットワークを介して接続されたマスタノードとスレーブノードとの間でクロックの同期を行うためのクロック同期システムにおいて、スレーブノードの処理負荷を削減するとともに、ネットワーク負荷を軽減すること。 - 特許庁

The radar system includes a clock, a plurality of frequency modulated/continuous wave (FM/CW) or pulse compression radar units in communication with the clock, and a processor in communication with the plurality of FM/CW radar units.例文帳に追加

レーダーシステムは、クロックと、クロックと通信する複数の周波数変調／持続波（ＦＭ／ＣＷ）又はパルス圧縮レーダーユニットと、複数のＦＭ／ＣＷレーダーユニットと通信するプロセッサとを備える。 - 特許庁

The precision should be at such degree as to recognize that, when the low precision clock is relied on for generating system timing signal, the time is for the processor to power up the high precision clock again.例文帳に追加

システムタイミング信号を発生するのに低精度のクロックに依存している時は、プロセサが再び高精度クロックをパワーアップする時間であることを認識できる程度に十分な精度とする。 - 特許庁

To provide a waveform shaping circuit which can secure a setup time and a hold time, prescribing the timing between a system clock and a reference clock, at the same time for all channels irrelevantly to the environment of the channels.例文帳に追加

各チャンネルの環境によらず、システムクロックと基準クロックとの間のタイミングを規定するセットアップタイムとホールドタイムとを、全チャンネル同時に確保することを可能とする波形整形回路を提供すること。 - 特許庁

Thus, when plural clock synchronous devices exist, suitable bus clocks and bus control signals can be supplied to each of the clock synchronous devices and the execution speed of an entire system is accelerated.例文帳に追加

このことが、複数のクロック同期式デバイスが存在する場合に、各クロック同期式デバイスに適切なバスクロック、及びバス制御信号の供給を可能とし、システム全体の実行速度の向上を達成する。 - 特許庁

If the discrimination result on the temperature is equal to or higher than the reference value, a control part 5 changes the frequency divider ratio of a clock frequency divider circuit 7, so that the frequency of a system clock is made lower than that at the normal times.例文帳に追加

同判定部４による判定が基準値以上であるときには、システムクロックの周波数を通常時より低くするように制御部５がクロック分周回路７の分周比を変更する。 - 特許庁

To provide a base station for a wireless phone system that synchronizes a channel clock in terms of frequencies so as to generate a timing clock phase-synchronously with a PPS and allows many base stations from being synchronized with each other in a short time.例文帳に追加

回線クロックに周波数同期し、ＰＰＳに位相同期したタイミングクロックの生成が可能であり、多数の基地局が短時間で同期できる無線電話システムの基地局を提供すること。 - 特許庁

A normal rotation clock signal CK is supplied to a NOR circuit 32 and to a NAND circuit 35, and output signals thereof are selected according to a transfer direction, to generate the clock signal of one system.例文帳に追加

正転クロック信号ＣＫは、ＮＯＲ回路３２とＮＡＮＤ回路３５に供給され、それらの出力信号を転送方向に応じて選択して１系統のクロック信号ＣＬＫが生成される。 - 特許庁

The multilayer system executes starting of the other secondary masters 1 by means of one primary master 1 such as a CPU or the like, in which clock signals are always supplied from a clock generator 4.例文帳に追加

本発明にかかるマルチレイヤシステムは、クロックジェネレータ４からクロック信号が常時供給されるＣＰＵ等の第１のマスタ１によって、他の第２のマスタ１を起動する場合の処理に特徴を有する。 - 特許庁

This system comprises a clock switching circuit 6 for switching the frequency of the clock supplied to a UART 7 between the software stop mode state and the usual operating state of a CPU core part 2.例文帳に追加

ＣＰＵコア部２がソフトウェアストップモード状態にある場合と通常動作状態にある場合とで、ＵＡＲＴ７に供給するクロックの周波数を切り替えるクロック切り替え回路６を具備する。 - 特許庁

To provide a clock supply system capable of reducing electromagnetic interference(EMI) waves and power consumption in an information processor adopting plural synchronous SRAMs(SSRAMs) to be driven on the basis of a clock.例文帳に追加

クロックに基づき動作する複数の同期式ＳＲＡＭ（ＳＳＲＡＭ）を採用する情報処理装置における電磁妨害波（ＥＭＩ）および消費電力を低減するクロック供給方式を提供する。 - 特許庁

To provide a clock-generating circuit capable of a structuring YC separation and chroma demodulation of NTSC and PAL systems, etc., without greatly changing a sampling clock with high accuracy and simple system.例文帳に追加

本発明は、サンプリングクロックを大きく変えることなくＮＴＳＣ、ＰＡＬ方式等のＹＣ分離及びクロマ復調を高精度で、かつ簡単なシステムで構成できるクロック発生回路を提供する。 - 特許庁

A shift register comprising two stages of FF11_i, 13_i is provided corresponding to a plurality of transmission data Si (for example, i=0-3), and is held by a frequency dividing clock CKD for dividing a system clock CLK by four.例文帳に追加

複数の送信データＳｉ（例えば、ｉ＝０〜３）に対応して２段のＦＦ１１_ｉ，１３_ｉからなるシフトレジスタを設け、システムクロックＣＬＫを１／４に分周した分周クロックＣＫＤで保持する。 - 特許庁

A clock information receiving means 12 receives information about a clock transmitted from a device 51 other than a corresponding signal transmission device, clock signal generating means 12 and 13 generate clock signals b4 and b5 on the basis of the received information, and a switching means 21 uses the generated clock signals to perform switching so as to select a reception signal of one system among reception signals of the plurality of systems.例文帳に追加

クロック情報受信手段１２が当該信号伝送装置以外の機器５１から送信されるクロックに関する情報を受信し、クロック信号生成手段１２、１３が受信された情報に基づいてクロック信号ｂ４、ｂ５を生成し、切替手段２１が生成されたクロック信号を用いて複数の系統の受信信号の中から１つの系統の受信信号を選択するように切り替える。 - 特許庁

The computer system 10 is disclosed comprising a clock generator circuit 14 having a clock speed register 34 and circuitry for generating a processor clock signal 32 at a frequency determined by the clock speed register 34, wherein a processor 12 performs a performance manager program 44 that writes the clock speed register 34 according to a performance state selected by application programs 50, 52.例文帳に追加

クロック速度レジスタ（３４）と、クロック速度レジスタ（３４）によって決定された周波数においてプロセッサ・クロック信号（３２）を発生する回路とを有するクロック発生回路（１４）を含むコンピュータ・システム（１０）において、プロセッサ（１２）が、アプリケーション・プログラム（５０、５２）によって選択される性能状態に応じてクロック速度レジスタ（３４）に書込みを行う性能マネージャ・プログラム（４４）を実行するコンピュータ・システム（１０）が開示されている。 - 特許庁

In the communication system 10; a master clock is generated in a master communication apparatus 20 based on a reference clock supplied from a clock supply apparatus 14, a synchronous information frame 40 including information relating to the generated master clock is transmitted via the asynchronous communication network 13 to a plurality of master communication apparatuses 20, and each master communication apparatus 20 reproduces the master clock based on the received synchronous information frame 40.例文帳に追加

本発明の通信システム１０は、マスタ通信装置２０において、クロック供給装置１４から供給された基準クロックに基づいてマスタクロックを生成し、生成したマスタクロックに関する情報を含む同期情報フレーム４０を、非同期通信網１３を介して複数のマスタ通信装置２０へ送信し、それぞれのマスタ通信装置２０は、受信した同期情報フレーム４０に基づいてマスタクロックを再生する。 - 特許庁

To provide a logical operation processor for stably supplying a common clock, and for easily exchanging each system of a redundant system, and for securing the synchronizing precision of each system.例文帳に追加

共通クロックを安定して供給できるとともに冗長系の各系の交換が容易に行え、しかも各系の同期精度を確保できる論理演算処理装置を提供することである。 - 特許庁

The CPU 31 acquires RTC time indicated by a real time clock, and adjust the system time so as to eliminate errors between the system time, and the RTC time, while maintaining continuity of the system time.例文帳に追加

ＣＰＵ３１は、リアルタイムクロックの示すＲＴＣ時刻を取得し、システム時刻の連続性を維持しつつ、システム時刻とＲＴＣ時刻との誤差をなくすようにシステム時刻を時刻合わせする。 - 特許庁

This clock system/method attains both a purpose as to tuning possibility of a bias modulation clock and a purpose as to quickness of the sampling clock, while using a radiation resistant type electronic component of low performance easy to be used, by not using two derivatives of the same clock but by separating the two clocks.例文帳に追加

このクロック・システム及び方法は、同じクロックの２つの派生物を使用するのではなく、２つのクロックを分離することにより、容易に使用可能な低性能の耐放射線型の電子部品を使用しながらも、バイアス変調クロックのチューン可能性に関する目的と、サンプリング・クロックの高速性に関する目的との両方を実現することができる。 - 特許庁

To provide a memory controller capable of executing an access synchronized with an operation clock of a host system, and a flash memory system having the memory controller.例文帳に追加