「array cell」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

MAGNETORESISTANCE EFFECT ELEMENT, MAGNETIC HEAD ASSEMBLY, MAGNETIC RECORDER/REPRODUCER, MEMORY CELL ARRAY, AND MANUFACTURING METHOD OF MAGNETORESISTANCE EFFECT ELEMENT例文帳に追加

磁気抵抗効果素子、磁気ヘッドアセンブリ、磁気記録再生装置、メモリセルアレイ、及び磁気抵抗効果素子の製造方法 - 特許庁

Memory cells including phase-change elements arranged in an intersection part of a bit line and word line are provided in a memory cell array 18.例文帳に追加

ビット線とワード線の交差部に備えられる、相変化素子を含むメモリセルをメモリセルアレイ１８内に備える。 - 特許庁

To provide a memory cell of a high speed/low voltage DRAM running under a voltage of 1 V or lower and array peripheral circuits thereof.例文帳に追加

１Ｖ以下で動作する高速・低電圧ＤＲＡＭ用のメモリセル及び、アレー周辺回路を提供する。 - 特許庁

To form a memory cell array by using a self-aligning technique in a split type nonvolatile memory having a floating gate.例文帳に追加

フローティングゲートを有するスプリット型不揮発性メモリにおいて、自己整合手法によりメモリセルアレイを形成する。 - 特許庁

A pair of bit lines BL and bBL of a memory cell array 1 are connected to a sense amplification circuit 2 via a transfer gate 4.例文帳に追加

メモリセルアレイ１のビット線対ＢＬ，ｂＢＬはトランスファゲート４を介してセンスアンプ回路２に接続される。 - 特許庁

Common internal data lines 43 amounting to k+m lines (m is a natural number) are commonly arranged in the memory cell array blocks 31.例文帳に追加

メモリセルアレイブロック３１に共通にｋ＋ｍ本（ｍは自然数）の共通内部データ線４３が配設される。 - 特許庁

Thereby, the part area which is going to be protected by the memory cell array can be prevented from being written incorrect data.例文帳に追加

これにより、メモリセルアレイで保護しようとする一部領域に正しくないデータが書込まれることを防止しうる。 - 特許庁

For example, when a surplus address is inputted to a memory cell array 11, it is detected by a decoder 22 for test.例文帳に追加

たとえば、メモリセルアレイ１１の余剰なアドレスが入力されると、それをテスト用デコーダ２２で検出する。 - 特許庁

Therefore, a test pattern is given directly to the parity cell array and an incorporated self-test of a semiconductor memory can be performed.例文帳に追加

したがって、試験パターンをパリティセルアレイを直接与えて半導体メモリの組み込み自己検査を実施できる。 - 特許庁

To provide an embedded bit line type read/program nonvolatile memory cell and an array of the cells capable of achieving high density.例文帳に追加

高密度を実現できる埋込ビット線型読取り／プログラム不揮発性メモリセル及びアレイを提供する。 - 特許庁

A light reflex preventive film is provided at least one of inner surface of the cell lid and inner surface of the array stand.例文帳に追加

更に、セルふたの内面とアレイ台の内面の少なくとも一方には光反射防止膜が設けられている。 - 特許庁

This semiconductor storage device includes: a memory cell array; a plurality of sense amplifiers; and a timing generation circuit.例文帳に追加

実施形態によれば、半導体記憶装置は、メモリセルアレイと、複数のセンスアンプと、タイミング生成回路と、を有する。 - 特許庁

A semiconductor memory is provided with pads 41, 42, a power source voltage supply circuit 70, and a memory cell array 110.例文帳に追加

半導体記憶装置は、パッド４１，４２、電源電圧供給回路７０、およびメモリセルアレイ１１０を備える。 - 特許庁

Arrangement of the SiN film 4 in the memory cell array is suitably adjusted from a viewpoint for controlling the device characteristic.例文帳に追加

デバイス特性をコントロールする観点から、メモリセルアレイ部におけるＳｉＮ膜４の配置等が適宜調整される。 - 特許庁

The power regeneration circuit 10 regenerates the electric power which is accumulated in the bit line of the memory cell array 2 and discharged.例文帳に追加

電力回生回路１０は、メモリセルアレイ２のビット線に蓄積され、放電された電力を回生する。 - 特許庁

In a detection part of the capillary array, a light reflex preventive film is provided on outer surface of a cell lid.例文帳に追加

本発明によると、キャピラリアレイの検出部において、セルふたの外面に、光反射防止膜が設けられている。 - 特許庁

Dummy cells are arranged between the row decoder and the memory cell array in the column direction and dummy bit lines are connected to dummy cells.例文帳に追加

ローデコーダとメモリセルアレイ間にはダミーセルが列方向に配列され、ダミーセルにはダミービット線が接続されている。 - 特許庁

The pixel array shares signal levels of respective color light at every pixel cell 21 to detect the levels in accordance with color arrangement.例文帳に追加

画素アレイは、色配列に従って、各色光の信号レベルを画素セル２１ごとに分担して検出する。 - 特許庁

A semiconductor storage comprises: a memory cell array 4; a sense amplifier circuit 10; and a constant current source CCS.例文帳に追加

メモリセルアレイ４と、センスアンプ回路１０とを備えた半導体記憶装置において、定電流源ＣＣＳを備える。 - 特許庁

A battery module according to an embodiment of the present invention includes a battery array with a battery cell as a unit, and a fixing member.例文帳に追加

本発明の一実施例によるバッテリモジュールは、バッテリセルを単位とするバッテリアレイと、固定部材とを含む。 - 特許庁

A refresh control circuit 3 executes refresh of a memory cell array 4 according to the refresh execution signal COUT.例文帳に追加

リフレッシュ制御回路３は、リフレッシュ実行信号ＣＯＵＴに従って、メモリセルアレイ４のリフレッシュを実行する。 - 特許庁

The comparator circuit outputs a state signal indicating the propriety of the update of the depth information of the memory cell array.例文帳に追加

前記比較回路は、前記メモリセルアレイの深さ情報のアップデートの可否を指示する状態信号を出力する。 - 特許庁

The Dummy BL and the Dummy/BL have wiring widths equal to bit lines in the memory cell array MCA.例文帳に追加

ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。 - 特許庁

FERROELECTRIC CAPACITOR, ITS MANUFACTURING METHOD, MEMORY CELL ARRAY, METHOD OF MANUFACTURING DIELECTRIC CAPACITOR, AND MEMORY DEVICE例文帳に追加

強誘電体キャパシタおよびその製造方法、メモリセルアレイ、誘電体キャパシタの製造方法、ならびに、メモリ装置 - 特許庁

Data are transferred between registers and between memory cells of the register memory cell array through the internal data bus line.例文帳に追加

内部データバス線を介してレジスタ間データ転送およびレジスターメモリセルアレイのメモリセル間のデータ転送を行う。 - 特許庁

The cell gap is formed in a circumference area A_2 between the array substrate 11 and the facing substrate 12 by the circumference supporting material 46.例文帳に追加

周辺エリア支持材46でアレイ基板11および対向基板12間の周辺エリアＡ_２にセルギャップを形成する。 - 特許庁

A memory array 101 of the memory circuit 100 includes at least one memory cell 101a for storing data.例文帳に追加

メモリ回路１００のメモリアレイ１００ａは、データを記憶する少なくとも一つのメモリセル１０１ａを含む。 - 特許庁

A memory cell array block in the memory apparatus which is divided basing a twist bitline as reference is addressed in a block address.例文帳に追加

ツイストビットラインを基準に分けられるメモリ装置内のメモリセルアレイブロックがブロックアドレスによりアドレッシングされる。 - 特許庁

To provide a semiconductor memory device which restrains the area increase rate of a memory cell array and on which an ECC circuit is mounted.例文帳に追加

メモリセルアレイの面積増加率を抑えてＥＣＣ回路を搭載した半導体記憶装置を提供する。 - 特許庁

Consequently, a cell in a shape corresponding to the specified pixel array is generated to suppress partiality of dots.例文帳に追加

こうすることによって、所定の画素配列に応じた形状のセルが生成され、ドットの偏りを抑制する。 - 特許庁

Density of a memory cell 13 of an array is optimized, and an SRAM cell 99 having a maximum speed in speed of specifying an address for the memory cell 13 for read and write operations is provided.例文帳に追加

アレイのメモリセル(13)の密度が最適化され、読出し及び書込み動作のためのメモリセル(13)に対するアドレス指定の速度において最大限の速度を有するスタティックランダムアクセスメモリ(SRAM)セル(99)が提供される。 - 特許庁

In the method for reading data from a memory cell 120 selected from a memory cell array 100, the selected memory cell 120 is arranged between first and second write lines 130 and 132.例文帳に追加

メモリセルのアレイ(100)において選択されたメモリセル(120)からデータを読み取るための方法であり、この場合、選択されたメモリセル(120)は、第１の書き込み線(130)と第２の書き込み線(132)との間に配置される。 - 特許庁

In a pixel cell array, first charges are stored in the first subset of a pixel cell between first integration periods, and second charges are stored in the second subset of the pixel cell between second integration periods.例文帳に追加

画素セルのアレー内で、第１電荷は第１集積期間の間で画素セルの第１サブセット内に蓄積され、第２電荷は第２集積期間の間で画素セルの第２サブセット内に集積される。 - 特許庁

Each substitution judgment part writes a faulty address into an associative memory cell array CAM-ARY when a faulty memory cell where the column and row addresses of the faulty memory cell that has already been stored differ is found.例文帳に追加

各置換判定部は、連想メモリセルアレイＣＡＭ＿ＡＲＹに、すでに記憶している不良メモリセルの行および列アドレスが異なるアドレスの不良メモリセルが発見された時にのみ、不良アドレスを書きこむ。 - 特許庁

To provide an interface circuit which memorizes data which contains a parity bit even if a defective cell is in the parity bit cell of a memory cell array; and to provide a parity bit allocation method and a semiconductor memory.例文帳に追加

メモリセルアレイ中のパリティビットセルに不良セルがあってもパリティビットを含むデータを記憶することができるインターフェース回路、パリティビット割付方法及び半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory device that prevents a defective memory cell to be selected, without storing information on the defective memory cell by using the space for storage in a memory cell array.例文帳に追加

不良メモリセルに関する情報をメモリセルアレイの記憶容量を割いて記憶させなくても、不良メモリセルを非選択とすることが可能な半導体記憶装置を提供することを課題とする。 - 特許庁

To provide a flash memory element for preventing a cell from being erased excessively and making uniform the threshold voltage distribution of a memory cell array by preventing an electric charge from being centered in the cell.例文帳に追加

電荷がセル内に集中することを防止することにより、セルの過消去を防止してメモリセルアレイのしきい値電圧分布を均一にすることができるフラッシュメモリ素子を提供すること。 - 特許庁

The memory controller holding the address information of the defective memory cell contributes to an increase in process speed, while there is no need to access the memory cell array in order to obtain the address information of the defective memory cell.例文帳に追加

不良メモリセルのアドレス情報を保持するメモリコントローラは、不良メモリセルのアドレス情報を取得するために、わざわざメモリセルアレイまでアクセスしないで済み、処理速度の向上に寄与することになる。 - 特許庁

First and second cell array groups A1 and A2 are provided with a plurality of cell arrays 2 and a plurality of sense amplifier rows 3, and a plurality of data buses GDB are formed on each of the cell arrays 2 and the sense amplifier rows 3.例文帳に追加

第１及び第２セルアレイ群A1，A2は、それぞれ複数のセルアレイ２と複数センスアンプ列３を備え、その各セルアレイ２及びセンスアンプ列３上に複数のデータバスGDB が形成されている。 - 特許庁

A control part 7 reads the threshold level of a second memory cell adjacent to a first memory cell in the memory cell array, decides a correction value corresponding to the threshold level read from the second memory cell, the decided correction value is added to the read level of the first memory cell, and reads the threshold level of the first memory cell.例文帳に追加

制御部７は、メモリセルアレイ内の第１のメモリセルに隣接する第２のメモリセルの閾値レベルを読み出し、前記第２のメモリセルから読み出された閾値レベルに応じた補正値を決定し、前記決定した補正値を前記第１のメモリセルの読み出しレベルに加えて、前記第１のメモリセルの閾値レベルを読み出す。 - 特許庁

By having a dummy cell array 201 arranged in a memory cell array 101, and an intermediate buffer 300 arranged between the dummy cell array and the input-output circuits 400, control signal of the input-output circuit 400 can be operated at a high speed and at a high frequency in the memory of a large bit width, while the effect of increasing area to the absolute minimum is suppressed.例文帳に追加

ダミーセルアレイ２０１をメモリセルアレイ１０１内に配置し、中間バッファ３００を入出力回路４００の間に配置することにより、ビット幅の大きなメモリにおいても面積増大効果を最小限に抑えつつ、入出力回路４００の制御信号を高速かつ高周波で動作させることを可能にする。 - 特許庁

The memory part 9 is provided with a main cell array 7 having a plurality of nonvolatile memory cells 29, a nonvolatile first reference cell 3 being reference, and a first sense amplifier 5 reading out data of the memory cell 29 based on an output of the main memory cell 29 and an output of the first reference cell 3.例文帳に追加

記憶部９は、複数の不揮発性メモリセル２９を有するメインセルアレイ７と、基準となる不揮発性第１リファレンスセル３と、メモリセル２９の出力と第１リファレンスセル３の出力とに基づいてメモリセル２９のデータを読み出す第１センスアンプ５とを備える。 - 特許庁

When forming a memory cell array region having a high density convex part and a periphery circuit region having a low density convex part on the semiconductor substrate, after forming a two-dimensional arrangement of capacitor 216 as a memory cell in the memory cell array region, the insulating film 217 is formed all over the surface of the semiconductor substrate.例文帳に追加

半導体基板上に凸部の密度の高いメモリセルアレイ領域と、凸部の密度の低い周辺回路領域を形成する際、メモリセルアレイ領域にメモリセルであるキャパシタ216を2次元状に配置形成した後、半導体基板上全面に絶縁膜217を形成する。 - 特許庁

When the memory cell array U is accessed, the reference cell RCELLL is selected; when the potential of the bit line BITLn is reduced to an L level, a pre-charge signal PCGU becomes the L level, a read operation from the memory cell array U is stopped, and the next precharging is performed.例文帳に追加

メモリセルアレイＵがアクセスされるときには、リファレンスセルＲＣＥＬＬＬが選択され、ビット線ＢＩＴＬｎの電位がＬレベルに低下すると、プリチャージパルス信号ＰＣＧＵがＬレベルになり、メモリセルアレイＵからの読み出し動作が停止するとともに次のプリチャージが行われる。 - 特許庁

The nonvolatile semiconductor storage device is equipped with; a memory cell array 6 which stores data in a nonvolatile manner according to a difference of storage information between memory cells in a memory cell pair which is composed of two memory cells; and a write control section 1 which writes data to the memory cell array 6.例文帳に追加

本発明の不揮発性半導体記憶装置は、２つのメモリセルから成るメモリセル対でのメモリセル間の記憶情報の差によってデータを不揮発的に記憶するメモリセルアレイ６と、当該メモリセルアレイ６に対してデータの書き込むを行う書き込み制御部１とを備えている。 - 特許庁