「buffer memory register」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A buffer 6 (or buffer 7) for arrangement having a register which holds data for one address of a data memory 4 (or data memory 5) is interposed between the data memory 4 (or data memory 5) and a data path part 3.例文帳に追加

データメモリ４（または５）とデータパス部３の間に、データメモリ４（または５）の１アドレス分のデータを保持するレジスタを有する整置用バッファ６（または７）が介在する。 - 特許庁

A buffer device 11 is provided with a writing address register 13 holding the writing address pointer (WP) of a buffer memory 12, a reading address register 14 holding the reading address pointer (RP) of the buffer memory 12 and a writable end address register 17 holding the writable end address (DP) of the buffer memory 12.例文帳に追加

バッファ装置１１は、バッファメモリ１２の書き込みアドレスポインタ（ＷＰ）を保持する書き込みアドレスレジスタ１３と、バッファメモリ１２の読み出しアドレスポインタ（ＲＰ）を保持する読み出しアドレスレジスタ１４と、バッファメモリ１２の書き込み可能エンドアドレス（ＤＰ）を保持する書き込み可能エンドアドレスレジスタ１７を備える。 - 特許庁

PAGE BUFFER HAVING DUAL REGISTER, SEMICONDUCTOR MEMORY DEVICE EQUIPPED WITH THE SAME, AND ITS PROGRAMMING METHOD例文帳に追加

デュアルレジスタを有するページバッファ、これを備えた半導体メモリ装置及びそのプログラム方法 - 特許庁

Each data register buffer 300, and the data connector 120 and the memory chip 200 corresponding to that data register buffer 300, are provided side by side along a short side of the module substrate 110.例文帳に追加

各データレジスタバッファ３００と、これに対応するデータコネクタ１２０及びメモリチップ２００は、モジュール基板１１０の短辺方向に並べて配置されている。 - 特許庁

The memory devices also include a column decoder, a data register buffer unit, a row decoder, an erase control unit, and an input/output buffer unit.例文帳に追加

メモリデバイスは、列デコーダ、データレジスタバッファ部、行デコーダ、消去制御部、及び入力／出力バッファ部とを含んでいる。 - 特許庁

The exchange of data is operated between a serial interface 20 and a memory register 21 and a data buffer 22, and the data of the data buffer 22 are exchanged through a memory controller 23 with a memory 24 according to setting written in the memory register 21.例文帳に追加

シリアルインターフェース２０とメモリレジスタ２１及びデータバッファ２２との間でデータの交換が行われ、メモリレジスタ２１に書き込まれる設定に従ってデータバッファ２２のデータがメモリコントローラ２３を通じてメモリ２４と交換される。 - 特許庁

The data to be written stored in the buffer register from the outside is encoded and overwritten to the buffer register, together with the check bit and is subsequently transferred and written to the memory cell array.例文帳に追加

バッファレジスタに外部から格納された書き込みデータは、エンコードされてバッファレジスタにチェックビットと共に上書きされた後、メモリセルアレイに転送書き込みされる。 - 特許庁

A user moves to a cup position on a green to register in a buffer memory of the cup position in the golf support device based on the current position.例文帳に追加

グリーン上のカップ位置まで移動し、現在位置に基づきカップ位置のバッファメモリに登録する。 - 特許庁

The buffer preferably has a bit length longer than an address boundary in an address of a memory or a register.例文帳に追加

バッファは、メモリまたはレジスタのアドレス中のアドレス境界よりも長いビット長を有することが好ましい。 - 特許庁

To classify a register in charge of an upper side memory and a register in charge of a lower side memory by locating a page buffer to a center part of a plane according to the necessity.例文帳に追加

前述の必要性により頁バッファをプレーンの中央部に位置させ、上側メモリを担当するレジスタと下側メモリを担当するレジスタを区分させること。 - 特許庁

The data read from the memory cell array is stored in the buffer register, together with the check bit and is then decoded overwritten to the buffer register as correctly read data for outputting to the outside.例文帳に追加

メモリセルアレイから読み出されたデータはチェックビットと共にバッファレジスタに格納され、その後デコードされて正しい読み出しデータとしてバッファレジスタに上書きされた後、外部に出力される。 - 特許庁

An amount with a single word of information bit is read from a memory 103 at in one stroke and is accumulated in the buffer register 109.例文帳に追加

バッファレジスタ１０９には、メモリ１０３から、１ワード分の情報ビットを一度に読み出し、蓄積する。 - 特許庁

Address data are inputted to an address register 13 through a pad 11 and an input buffer 12 and used to read and write a memory core 22.例文帳に追加

アドレスデータはパッド、入力バッファを通してアドレスレジスタに取り込まれ、メモリコアのリード、ライト動作に使用される。 - 特許庁

This memory device includes: a memory part 11 for storing data; a buffer 13 for temporarily storing the data written in the memory part; and a semaphore register 19 for storing information showing whether data writing from the buffer to the memory part is possible or not.例文帳に追加

メモリ装置に、データを記憶するためのメモリ部１１と、前記メモリ部に書き込むデータを一時記憶するバッファ１３と、前記バッファから前記メモリ部へのデータ書き込みの可否を示す情報を記憶するセマフォレジスタ１９とを設ける。 - 特許庁

After the data are stored in the buffer 13, the setting of the semaphore register 19 is released to unlock the memory part 11, and the data are transferred from the buffer 13 to the memory part 11 at a time.例文帳に追加

バッファ１３にデータが記憶された後に、セマフォレジスタ１９のセットが解除されてメモリ部１１がアンロックされ、バッファ１３からメモリ部１１へ一度にデータ転送を行なう。 - 特許庁

Agitated data (interleaved data) are read from the memory 103, while data is outputted from the buffer register 109.例文帳に追加

そして、メモリ１０３から攪拌したデータ（インターリーブしたデータ）を読み出すと同時に、バッファレジスタ１０９からもデータを出力する。 - 特許庁

Data required for context processing (P1-P3) and judgment (D1-D3) are collectively fetched to a buffer register 600 from a memory.例文帳に追加

コンテキスト処理（Ｐ１〜Ｐ３）及び判断（Ｄ１〜Ｄ３）に必要な全データをメモリよりバッファレジスタ６０１に一括して取り込む。 - 特許庁

This cash register is provided with a buffer holding codes generated by inputting from an input means in order and the journal memory for storing the journal data.例文帳に追加

入力手段からの入力により発生するコードを順次保持するバッファと、ジャーナルデータを蓄積するジャーナルメモリとを設ける。 - 特許庁

To realize a shift register function with a simple configuration in an optical buffer memory which temporarily stores optical signal, without converting the signal into an electrical signal.例文帳に追加

光信号を電気信号に変換することなく一時的に記憶する光バッファメモリにおいて、簡便な構成でシフトレジスタ機能を実現する。 - 特許庁

The calculated head address is set as a ring buffer address (step 201) and then a memory is secured by a ring buffer size from the calculated head address (step 202); and the ring buffer size is set in a ring buffer register (step 203) and the filter processing is carried out (step 204).例文帳に追加

算出した先頭アドレスをリングバッファ・アドレスに設定し（ステップ２０１）、次に、上記算出した先頭アドレスからリングバッファ・サイズ分メモリを確保し（ステップ２０２）、リングバッファ・サイズをリングバッファ・レジスタに設定し（ステップ２０３）、フィルタ処理を行なう（ステップ２０４）。 - 特許庁

When performing the writing, the semaphore register 19 is preset to lock the memory part 11, and the writing data are divided and written in the buffer 13 over a plurality of times.例文帳に追加

書き込みを行なう場合、予めセマフォレジスタ１９をセットしてメモリ部１１をロックし、書き込みデータを複数回に分けてバッファ１３に書き込む。 - 特許庁

At the time of generation of a sub-routine branch processing instruction, a program return address (i) of a program counter 3a is saved and stored in not only a stack memory but also a stack buffer register 11, and a buffer status flag 10 is set.例文帳に追加

サブルーチン分岐処理命令の発生時にプログラムカウンタ３ａのプログラム戻り番地（ｉ）をスタックメモリ９だけでなくスタックバッファレジスタ１１にも待避格納するとともに、バッファステータスフラグ１０をセットする。 - 特許庁

The write buffer control unit 13 determines data to be transferred to a shared memory 20 based on the state of a byte mask output to be output from the write buffer 12, and controls a register update control signal.例文帳に追加

書き込みバッファ制御ユニット１３は、書き込みバッファ１２から出力されるバイトマスク出力の状態をもとに、どのデータを共有メモリ２０に転送するかを判断し、レジスタ更新制御信号を制御する。 - 特許庁

To enable processing a refresh-cycle and an external read/write access cycle in parallel in a dynamic type memory device to/from which data is inputted/outputted to the outside through a data buffer register.例文帳に追加

データ・バッファ・レジスタを介して外部とデータを入出力するダイナミック型メモリ装置において、リフレッシュ・サイクルと外部リード/ライト・アクセス・サイクルとを並行処理可能にする。 - 特許庁

A test mode control circuit 32 switches signal lines L0, L1 based on the discrimination signal SGX, and inputs memory address signals A0, A1 to an address buffer/register and a bank selecting circuit 12.例文帳に追加

テストモード制御回路３２は、判定信号SGXに基づいて信号線L0、L1を切り替えてメモリアドレス信号A0、A1をアドレスバッファ／レジスタ＆バンクセレクト回路１２に入力させる。 - 特許庁

To provide a CRC error detecting circuit which divides multiplexed data by using a buffer memory and, at the same time, can perform CRC operation without using any shift register.例文帳に追加

多重化されたデータをバッファメモリを用いて分割し、それとともに、シフトレジスタを用いずにＣＲＣ演算を行うことができるＣＲＣ誤り検出回路を提供する。 - 特許庁

This semiconductor memory is provided with a write amplifier controlling part 14 and an I/O data buffer/register 22 corresponding to the both data transfer systems of a DDR(double data rate) system and an SDR system as data transferring means.例文帳に追加

ＤＤＲ方式とＳＤＲ方式の双方のデータ転送方式に対応したライトアンプ制御部１４とＩ／Ｏデータバッファ／レジスタ２２とをデータ転送手段として有する。 - 特許庁

The buffer 6 (or 7) for arrangement outputs non-arranged data by selecting data to be preserved in a register or data to be newly read from the data memory 4 (or 5).例文帳に追加

整置用バッファ６（または７）は、レジスタに保持されるデータと、新たにデータメモリ４（または５）から読み出されるデータとの中から選択することによって、非整置データを出力する。 - 特許庁

When the operation request is inputted in a buffer, a line number included in the buffer is inputted in an address selection register 42 fixedly wired to an address decoder 44 allocated to the data memory and to specify an address of a line corresponding to a line number.例文帳に追加

バッファに演算要求を入力すると、データメモリに割り当てられていて、行番号に対応する行のアドレスを指定するアドレス復号器４４に固定配線されたアドレス選択レジスタ４２に、バッファに含まれた行番号が入力される。 - 特許庁

A memory read circuit is provided with a data-bus buffer control circuit controlling a data bus buffer 2 so that variation of a signal on a data bus 7 is prevented depending on an operation clock and the contents of a register until a sense amplifier 1 outputs the same value as a value of a memory cell and it is decided to either of a High level or a Low level.例文帳に追加

センスアンプ１の出力がメモリセルの値と同じ値を出力し、ＨｉｇｈレベルまたはＬｏｗレベルどちらかに確定するまでの間、動作クロックやレジスタ内容により、データバス７上の信号の変化をなくすようにデータバスバッファ２を制御するデータバスバッファ制御回路を備える。 - 特許庁

The CRC error detecting circuit divides the multiplexed data by using the buffer memory and performs the CRC operation by using a CRC register whenever the circuit receives one bit of multiplexed data.例文帳に追加

前記ＣＲＣ誤り検出回路は、バッファメモリを用いることによって、多重化されたデータを分割し、多重化データを１ビット受信する度に、ＣＲＣレジスタを用いてＣＲＣ演算を行う。 - 特許庁

The anti-alias font generator is provided with a stipple buffer 3 which holds gradation data of the anti-alias font, a source color register 4 which sets a font display color, and a blender 5 which takes the gradation data as a blend coefficient and blends the value of the source color register and a destination color value on a frame memory in accordance with the blend coefficient.例文帳に追加

アンチエリアスフォントの階調データを保持するスティプルバッファ３と、フォント表示色を設定するソースカラーレジスタ４と、前記階調データをブレンド係数として、このブレンド係数に従って前記ソースカラーレジスタの値と、フレームメモリ上のディスティネーションカラー値とをブレンドするブレンダー５とを備えた。 - 特許庁

A program loading circuit is provided with a CPU1, a program 1 storage area 21, a program 2 storage area 22, a memory 2 having a program N storage area 23, a buffer 3, and a DSP 4 including a program RAM41 and a register 42.例文帳に追加

プログラムロード回路は、ＣＰＵ１、プログラム１格納領域２１、プログラム２格納領域２２、プログラムＮ格納領域２３を有するメモリ２、バッファ３、プログラムＲＡＭ４１及びレジスタ４２を有するＤＳＰ４を備える。 - 特許庁

When the data transfer to the shared memory 20 is started, the write buffer control unit 13 controls a selector control signal, and causes a selector 15 to select data with no byte mask set thereto and stored in the register 14, and performs burst transfer through a shared bus 40 to the shared memory 20.例文帳に追加

書き込みバッファ制御ユニット１３は、共有メモリ２０へのデータ転送が始まると、セレクタ制御信号を制御してレジスタ１４に格納されているバイトマスクが設定されないデータをセレクタ１５により選択させ、それを共有バス４０を介して共有メモリ２０へバースト転送する。 - 特許庁

In writing data in a buffer memory 1a, the leading address, the terminal address, and the data size of a written first-in first-out (FIFO) block are written in a corresponding FIFO block register and simultaneously full is set to an empty bit.例文帳に追加

バッファメモリ１ａにデータの書き込みを行う時、書き込みを行ったＦＩＦＯブロックの先頭アドレス、終端アドレス、データサイズを対応するＦＩＦＯブロックレジスタに書き込み、同時にＥＭＰＴＹビットにＦＵＬＬを設定する。 - 特許庁

The programming operation method for a flash memory device includes: a plurality of multi-level cells connected to a plurality of bit line pairs and a plurality of word lines respectively; and a page buffer circuit including a high-order bit register for storing input data and outputting the input data or inverted input data, and a low-order bit register for receiving the transmission of the input data through the high-order bit register.例文帳に追加

複数のビットライン対と複数のワードラインにそれぞれ連結される複数のマルチレベルセルと、入力データを格納し、前記入力データあるいは反転された入力データを出力する上位ビットレジスタと、前記上位ビットレジスタを介して入力データの伝達を受ける下位ビットレジスタを含むページバッファ回路とを含むフラッシュメモリ装置のプログラム動作方法。 - 特許庁

In this serial ATA type interface device, an S-ATA bridge 10 connected to the host system 2 via a serial ATA bus 4 is provided with a shadow register 11 storing commands and a buffer memory 12 accessible from an HDC 20.例文帳に追加

シリアルＡＴＡ方式のインターフェース装置において、シリアルＡＴＡバス４を介してホストシステム２に接続されたＳ−ＡＴＡブリッジ１０は、コマンドを格納するシャドーレジスタ１１及びＨＤＣ２０のアクセスが可能なバッファメモリ１２を有する。 - 特許庁

In a synchronous bank type multi-port memory, a register/buffer circuit performs input of a read/write signal and an address signal from the outside port, input or output of a data signal from the outside port, and output of an inputted port block signal to the outside.例文帳に追加

同期バンク型多ポートメモリにおいて、レジスタ／バッファ回路は、外部のポートからのリード／ライト信号とアドレス信号の入力、データ信号の外部のポートからの入力または出力、入力されるポートブロック信号の外部への出力を行う。 - 特許庁

The semiconductor memory device includes a buffer section which generates a wordline drive signal for enabling the wordline of a memory cell in response to a row address signal and a driver section which generates a wordline reset signal for disabling the wordline in response to the row address signal, a mode register wordline signal and a refresh wordline signal.例文帳に追加

本発明の半導体メモリ装置は、ロウアドレス信号に応答してメモリセルのワードラインをイネーブルさせるワードライン駆動信号を発生するバッファ部と、ロウアドレス信号、モードレジスタワードライン信号及びリフレッシュワードライン信号に応答してワードラインをディセーブルさせるワードラインリセット信号を発生するドライバ部とを含む。 - 特許庁

This task trace method of a computer device is equipped with a processor having an operating system for executing an application program by a multi-task system and executing task trace processing in response to a debug interruption request, and having a debug register, and with a memory having a trace buffer.例文帳に追加

アプリケーションプログラムをマルチタスク方式で実行し、デバッグ割り込み要求に応答してタスクトレース処理を実行するオペレーティングシステムを有し、かつ、デバッグレジスタを有するプロセッサと、トレースバッファを有するメモリとを備えるコンピュータ装置のタスクトレース方法である。 - 特許庁

The card control part 230 is composed of a buffer 231 which is a region for a temporary storage, a register group 232 having basic information on cards and a controller 233 which receives a command signal from the host device 100, and executes and controls processing such as reading, writing and copying of data in the SD memory card.例文帳に追加

カード制御部２３０は、一時記憶する領域となるバッファ２３１、カードの基本情報を持つレジスタ群２３２、及びホスト機器１００からのコマンド信号を受け、データの読み出し、書き込み、コピー等の処理をＳＤメモリカード内で実行・制御するコントローラ２３３から構成されている。 - 特許庁

A fragment control section 1 dividing a received packet into a fixed length, a data length register 2 that stores data length of a received packet for each received packet on the basis of the data length position signal sent from the fragment control section 1 are provided at a part of a packet bus of a buffer memory 3 that actually stores divided packets.例文帳に追加

受信パケットを固定長に分割するフラグメント制御部１と、フラグメント制御部１から送出されるデータ長位置信号をもとにして受信パケットのデータ長を受信パケット毎に格納できるデータ長レジスタ２を当該分割したパケットを実際に格納するバッファメモリ３間のパケットバスの部分に設けた。 - 特許庁

The control circuit 15 specifies, upon reception of a control signal indicating a read instruction, a block including the data of a designated address, and outputs data as read data in the work memory 13 to the I/O buffer 11 if the number of the block matches the block number stored in the block number register 18.例文帳に追加

制御回路１５は、読出し指示を示す制御信号を受けて、指定アドレスのデータを含むブロックを特定し、そのブロックのブロック番号とブロック番号レジスタ１８に格納されているブロック番号とが一致していれば、ワークメモリ１３内のデータを読出しデータとし、入出力バッファ１１に出力させる。 - 特許庁

In reading the data, it is calculated how many bites of data are read from the buffer memory 1a by counting the number of reading times by using a reading counter 3a, and the empty bit of the FIFO block register, which becomes an object when all the data of FIFO block being accessed are read, is set empty.例文帳に追加

データの読み出しを行う時、読み出しカウンタ３ａを用いて読み出しをおこなった回数をカウントしてバッファメモリ１ａから何バイトのデータを読み出したかを算出し、アクセスをおこなっているＦＩＦＯブロックのデータがすべて読み出されると対象となるＦＩＦＯブロックレジスタのＥＭＰＴＹビットをＥＭＰＴＹに設定する。 - 特許庁

A command register 15 and a command decoder 16 are built in a memory control circuit 3 and erasing operation, 1st writing operation and 2nd writing operation are allowed to be controlled by each command from a CPU 1 and each operation is performed independently, so that the conventional reading operation of recall 1 and recall 2 is removed and a flag circuit is removed from a buffer circuit.例文帳に追加

メモリ制御回路３内にコマンドレジスタ１５とコマンドデコーダ１６を設け、消去動作、第１の書込動作、第２の書込動作をＣＰＵ１からのコマンドによって制御可能とすることにより、各々の動作を独立して制御することより、従来のリコール１、リコール２の読み出し動作をなくし、また、バッファ回路に設けられたフラグ回路を除去した。 - 特許庁