「clock driver」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A driver 40 and an antenna 41 transmit by radio a clock signal generated at an oscillator 8.例文帳に追加

ドライバ４０およびアンテナ４１は、発振器８で発生されたクロック信号を無線送信する。 - 特許庁

To the CLK input terminal 1a of the clock driver 1, the output part of the selector 2 is connected.例文帳に追加

クロックドライバ１のＣＬＫ入力端子１ａにはセレクタ２の出力部が接続される。 - 特許庁

Each source drive unit has a flip-flop to be operated in synchronization with a clock signal and an inverter which inverts the clock signal and outputs the inverted clock signal to the source driver unit of the next stage.例文帳に追加

各ソースドライバユニットは、クロック信号に同期して動作するフリップフロップと、そのクロック信号を反転させて次段のソースドライバユニットに出力するためのインバータとを有する。 - 特許庁

In the wiring processing for the scanning circuit, a clock driver that supplies a clock different from a clock supplied in the circuit is disposed in the position to supply from the reverse direction to a transported direction of data.例文帳に追加

スキャン回路配線処理では、回路に供給されるクロックとは異なるクロックを供給するクロックドライバを、データの搬送方向とは逆方向から供給する位置に配する。 - 特許庁

A method of designing a semiconductor device comprises steps of (A) arranging a group of cells 10, 12 as clock distribution targets; and (B), after the step (A), arranging a plurality of clock driver cells 20 for driving clocks in such a manner that each of the clock driver cells is not overlapped with a prohibition region 30 of a predetermined size surrounding the other clock driver cells.例文帳に追加

本発明に係る半導体装置の設計方法は、（Ａ）クロック分配の対象となるセル群１０，１２を配置するステップと、（Ｂ）上記（Ａ）ステップの後、クロックを駆動するための複数のクロックドライバセル２０を、各クロックドライバセルが他のクロックドライバセルを囲む所定の大きさの禁止領域３０に重ならないように配置するステップと、を有する。 - 特許庁

Each time when a pulse 206 is inputted, a clock controller 26 determines the amounts of delay of the clock CK1 of an A/D conversion portion 20 and the clock CK2 of a latch driver 22 from an input clock CLK respectively, and adjusts the clock skews of the clocks CK1 and CK2.例文帳に追加

クロック制御部２６は、パルス２０６が入力される毎に、Ａ／Ｄ変換部２０のクロックＣＫ１とラッチ・ドライバ２２のクロックＣＫ２それぞれについて、入力クロックＣＬＫに対する遅延量を決定し、クロックＣＫ１とＣＫ２のクロックスキューを調整する。 - 特許庁

An operating state switching portion 30 places the clock propagation driver 12 in the operating state, in place of the clock propagation driver 11, according to the detection of the delay deterioration by the time-elapsed deterioration detecting circuit 20, and continues propagation of the clock signal CLK, to each circuit in a logic circuit unit 2.例文帳に追加

動作状態切替部30は、経時劣化検出回路20による遅延劣化の検出に応じて、クロック伝搬ドライバ11に代えてクロック伝搬ドライバ12を動作状態とし、クロック信号CLKの論理回路ユニット2内の各回路への伝搬を継続する。 - 特許庁

A backward direction delay array delays the delay clock signal detected by the mirror control circuit in the backward direction, and a clock driver receives output clock signals from the backward direction delay array to generate internal clock signals.例文帳に追加

逆方向遅延アレイは前記ミラー制御回路によって検出された遅延クロック信号を逆方向に遅延させ、クロックドライバは前記逆方向遅延アレイの出力クロック信号を受け入れて前記内部クロック信号を発生する。 - 特許庁

To solve the problem that electrical charge and discharge currents from a data bus and a clock line for transferring data to driver are large because picture data are fetched by a certain data fetching clock.例文帳に追加

一定のデータ取り込みクロックにて、画像データを取り込むので、ドライバにデータを転送するデータバス及びクロックラインの充放電電流が多い。 - 特許庁

When the clock skew is not equal to or lower than the target value, by disconnecting or connecting the output of a driver element in one part, the clock skew is controlled (S51).例文帳に追加

クロックスキューが目標値以下でない場合には、一部のドライバ素子の出力を切断または接続することにより、クロックスキューが調整される（Ｓ５１）。 - 特許庁

Clock signals ck1, ck2 of which the trailing parts are inclined are input to respective shift circuits of the shift register constituting the scanning driver as clock signals.例文帳に追加

走査ドライバを構成するシフトレジスタの各シフト回路に、クロック信号として、立ち下がり部分が“傾斜”したクロック信号ｃｋ１，ｃｋ２を入力する。 - 特許庁

The frequency of the reference clock is corrected by the driver IC 2 on the basis of the transmitted correction value.例文帳に追加

そして、送信されてきた補正値に基づいて、ドライバーＩＣ２にて基準クロックの周波数を補正する。 - 特許庁

SEMICONDUCTOR INTEGRATED DEVICE AND METHOD FOR SETTING AND LOCATING CLOCK DRIVER CIRCUIT TO BE USED THEREFOR例文帳に追加

半導体集積装置および半導体集積装置に用いられるクロックドライバ回路の設定配置方法 - 特許庁

The first stage driver 15 drives an output of the drain electrode of the NMOS 13, and outputs a clock signal.例文帳に追加

初段ドライバ１５は、ＮＭＯＳ１３のドレイン電極の出力を駆動してクロック信号を出力する。 - 特許庁

A clock buffer circuit 100 of an embodiment includes a driver section 11 and an LC tank section 21.例文帳に追加

本発明の一態様であるクロックバッファ回路１００は、ドライバ部１１及びＬＣタンク部２１を有する。 - 特許庁

High speed and smooth switching of clocks is realized by generating a switching signal 15 the clock levels of which before and after switching are the same and which is synchronized with a standard clock CL by a clock switching control circuit 13, taking out a clock from a PLL clock driver 12 by selecting it by a multiplexer 14 by the switching signal 15.例文帳に追加

クロック切換制御回路１３により切換前後のクロックレベルが同一でかつ基準クロックＣＬに同期した切換信号１５を生成し、これによってＰＬＬクロックドライバ１２からのクロックをマルチプレクサ１４で選択してとり出すことにより、高速かつスムーズなクロック切換を実現する。 - 特許庁

A time-elapsed deterioration detection circuit 20 operates by the clock signal CLK propagated from the clock propagation driver 11 in operating the state among the clock propagation drivers 11 and 12, and detects own delay deterioration.例文帳に追加

経時劣化検出回路20は、クロック伝搬ドライバ11及び12の内で動作状態にある一方のクロック伝搬ドライバ11から伝搬されたクロック信号CLKにより動作して自分自身の遅延劣化を検出する。 - 特許庁

The reference clock is supplied to the comparator 18-1 through a driver 2 for calibration, and at the same time the reference clock is made a strobe signal by delaying it with the clock delaying circuit 13 and the delaying circuit 16-1.例文帳に追加

コンパレータ１８−１に基準クロックを校正用ドライバ２を経て供給すると同時に、その基準クロックをクロック遅延回路１３、遅延回路１６−１で遅延させてストローブ信号とする。 - 特許庁

By measuring the period of these synchronizing pulses by a reference clock from a reference clock generating source 21 inside each servo driver, using this measurement result and correcting the internal period of the servo driver, the internal period of the servo driver is synchronized with the synchronizing pulses.例文帳に追加

この同期パルスの周期を各サーボドライバ内部の基準クロック発生源２１からの基準クロックで測定し、この測定結果を利用してサーボドライバの内部周期を補正することにより、同期パルスに対するサーボドライバの内部周期の同期を実現する。 - 特許庁

This clock skew automatic adjustment circuit includes: a clock driver 101 adjusting drive capability of a clock; a measurement circuit 102 measuring a time required from a signal change start of the clock to a signal change end; and a control circuit 103 generating a control signal based on a measurement time and a preset reference time, and outputting it to the clock driver.例文帳に追加

本発明にかかるクロックスキュー自動調整回路は、クロックのドライブ能力を調整するクロックドライバ１０１と、クロックの信号変化開始から信号変化終了までに要する時間を計測する計測回路１０２と、前記計測時間と予め設定された基準時間とに基づいて制御信号を生成し、前記クロックドライバに対して出力する制御回路１０３と、を備える。 - 特許庁

This display device has a signal reproducing circuit reproducing the duty ratio of a transfer clock to be 50% inside the data driver.例文帳に追加

データドライバ内部において、転送クロックのデューティー比を５０％に再生する信号再生回路を有する。 - 特許庁

A digital display driver 6 samples the analog image signal RGB2 in synchronism with the dot clock DCK4 to display an image.例文帳に追加

デジタルディスプレイデバイス６はドットクロックＤＣＫ４に同期してアナログ画像信号ＲＧＢ２をサンプリングして表示する。 - 特許庁

The semiconductor substrate 1 has a memory 3, a data driver 4, an element array 2, a scanning circuit 35 and a clock generator 36.例文帳に追加

半導体基板１は、メモリ３、データドライバ４、素子アレイ２、走査回路３５、及びクロックジェネレータ３６を備える。 - 特許庁

OPTICAL DRIVER CIRCUIT INCLUDING MULTIPHASE CLOCK GENERATOR HAVING DELAY LOCKED LOOP, OPTIMIZED FOR GIGAHERTZ FREQUENCY例文帳に追加

ギガヘルツ周波数に効率的な遅延同期ループを有する多重位相クロック発生器を備える光学駆動回路 - 特許庁

The timing controller generates the output clock signals so that phases of the output clock signals corresponding to the adjoining source driver in a plurality of source drivers do not overlap one another.例文帳に追加

タイミングコントローラは、複数のソース駆動器の中で隣接するソース駆動器に対応する出力クロック信号の位相が重ならないように出力クロック信号を生成する。 - 特許庁

A clock driver 4 supplies a PCI clock to be the base of operation of plural PCI devices 5 (including a North bridge 100 and a South bridge 200).例文帳に追加

クロックドライバ４は、複数のＰＣＩデバイス５（Ｎｏｒｔｈブリッジ１００およびＳｏｕｔｈブリッジ２００を含む）の動作の基本となるＰＣＩクロックを供給する。 - 特許庁

Then the driver 4 outputs a transfer clock ϕLH of 0 V-5 V based on a transfer clock ϕ LH' by an external input, and supplies it to an electrode 1n of the last stage.例文帳に追加

そして、外部入力による転送クロックφＬＨ’に基づいて、０Ｖ−５Ｖの転送クロックφＬＨを出力し、最終段の電極１ｎに供給する。 - 特許庁

The mesh clock structure generating device includes a node generation part for generating a plurality of nodes, and a mesh driver structure generation part for generating a plurality of mesh clock structure candidates indicating the clock wiring of a mesh structure for supplying clock signals to the plurality of nodes respectively.例文帳に追加

メッシュクロック構造生成装置は、複数のノードを生成するノード生成部と、各々が複数のノードにクロック信号を供給するメッシュ構造のクロック配線を示す複数のメッシュクロック構造候補を生成するメッシュドライバ構造生成部とを備える。 - 特許庁

When none of the delay clock signals from the forward delay array is synchronized with the reference clock signal, a synchronous range control circuit allows the delay monitor circuit to adjust delay time of each clock signal transmitted to the clock driver to be the same.例文帳に追加

同期範囲制御回路は前記正方向遅延アレイの遅延クロック信号のうちいずれも前記基準クロック信号と同期されない時に、前記遅延モニタ回路に、そして前記クロックドライバに各々伝達されるクロック信号各々の遅延時間を同一に調節する。 - 特許庁

When a clock selection circuit 30 selects a clock signal CLKA of a high frequency, the clock signal CLKA is supplied at high speed to each circuit block by enhancing the performance of a clock driver circuit 50 in accordance with comparison results of a frequency comparator 40.例文帳に追加

クロック選択回路３０によって高い周波数のクロック信号CLKAが選択された場合には、周波数比較器４０の比較結果に応じてクロックドライバー回路５０の能力を上げることによりクロック信号CLKAを各回路ブロックに高速に供給する。 - 特許庁

The 1st horizontal-side blanking adjustment signal and 1st gradation clock are outputted to a 1st data driver, and the 2nd horizontal-side blanking adjustment signal and 2nd gradation clock are outputted to a 2nd data driver.例文帳に追加

第１の水平側ブランキング調整信号及び第１の階調クロックを第１のデータドライバに対して出力し、第２の水平側ブランキング調整信号及び第２の階調クロックを第２のデータドライバに対して出力する。 - 特許庁

The clock signal line 9 is connected to the normal terminals of data driver ICs 15-1 to 15-10 and the inverted clock signal line 18 is connected to dummy terminals 16-1 to 16-10 of the data driver ICs 15-1 to 15-10.例文帳に追加

クロック信号線９は、データドライバＩＣ１５−１〜１５−１０の正規の端子に接続され、反転クロック信号線１８は、データドライバＩＣ１５−１〜１５−１０のダミー端子１６−１〜１６−１０に接続されている。 - 特許庁

The display control device is provided with a scanning line driver 7 for sequentially driving the scanning lines Y1-Ym at a vertical clock cycle, a signal line driver 9 for sequentially driving signal lines X1-Xn by each prescribed number corresponding to a video signal at a horizontal clock cycle, and a display timing controller 3 for controlling the scanning line driver 7 and the signal line driver 9.例文帳に追加

表示制御装置は垂直クロックサイクルで走査線Ｙ1〜Ｙmを順次駆動する走査線ドライバ７と、水平クロックサイクルで信号線Ｘ1〜Ｘnをビデオ信号に対応して順次所定数ずつ駆動する信号線ドライバ９と、走査線ドライバ７および信号線ドライバ９を制御する表示タイミングコントローラ３とを備える。 - 特許庁

The DLL driver control circuit includes the DLL driver for driving the DLL clock and a DLL driver controller for generating a control signal to control the driving of the DLL driver in response to a signal having information associated with an active mode.例文帳に追加

ＤＬＬドライバー制御装置は、ＤＬＬクロックをドライビングするＤＬＬドライバーと、アクティブモードに関する情報を有する信号に応答して、前記ＤＬＬドライバーの駆動を制御するための制御信号を生成するＤＬＬドライバー制御部とを備える。 - 特許庁

This semiconductor integrated circuit is provided with an internal clock signal generating circuit 10 and a data input/output circuit 20 and a clock receiver 11, a synchronization delay control circuit 12, a clock driver 13, an output control circuit 14, a delay monitor 15' and a control signal generating circuit 16 are provided inside the internal clock signal generating circuit 10.例文帳に追加

内部クロック信号発生回路１０と、データ入出力回路２０とが設けられ、内部クロック信号発生回路１０内には、クロックレシーバ１１、同期遅延制御回路１２、クロックドライバ１３、出力制御回路１４、ディレイモニタ１５′及び制御信号発生回路１６が設けられる。 - 特許庁

This ASIC is provided with a delay monitor circuit constituted by serially connecting plural clock drivers having the same constitution as that of a standard clock driver to be used in the same chip and the clock drivers whose drive capabilities can be corrected.例文帳に追加

ＡＳＩＣにおいて、同一チップ内で使用される標準的なクロックドライバと同一の構成を有する複数のクロックドライバを直列に接続して構成される遅延モニタ回路と、ドライブ能力が補正可能なクロックドライバとを備える。 - 特許庁

Also, a digital video signal DA to be sent from a display control circuit 200 to the source driver 300 is delayed according to the stop period of the output of the clock pulse of the source clock signal SCK.例文帳に追加

また、ソースクロック信号ＳＣＫのクロックパルスの出力の停止期間に応じて、表示制御回路２００からソースドライバ３００に送信されるデジタル映像信号ＤＡを遅延させる。 - 特許庁

On the basis of a clock signal of a system clock generator 17 provided on an endoscope base part 13, a small amplitude signal corresponding to a drive signal of the imaging element 23 is outputted from a driver 21.例文帳に追加

内視鏡基部１３に設けられたシステムクロックジェネレータ１７のクロック信号に基づいてドライバ２１から撮像素子２３の駆動信号に対応する小振幅信号を出力する。 - 特許庁

In the laser driver IC 200 of the optical pickup 120, the dynamic clock is extracted from the data signal for writing and the internal circuits are synchronized by the extracted dynamic clock.例文帳に追加

光ピックアップ１２０のレーザドライバＩＣ２００においては、書き込み用のデータ信号から動作クロックを抽出し、この抽出した動作クロックによって内部回路の同期をとる。 - 特許庁

The layout-design method comprises the steps of adjacently arranging the capacitor cell 2 between power supplies (S2), selecting the capacitor 2 at the arranged position, in response to the clock tree structure CT (S5), and replacing it by the clock driver cell 1 (S6).例文帳に追加

電源間容量セル２を隣接配置し（Ｓ２）、クロックツリー構造ＣＴに応じた配置位置の電源間容量セル２を選択して（Ｓ５）、クロックドライバセル１に置き換える（Ｓ６）。 - 特許庁

A failure detecting protection circuit 16 detects a failure of the first or second clock generation circuit 10 or 11 and switches the clock signals to be supplied to the solenoid driver 41A or 41B.例文帳に追加

故障検出保護回路１６は、第１若しくは第２のクロック生成回路１０，１１の故障を検出し、ソレノイドドライバ４１Ａ，４１Ｂに供給するクロック信号を切り替える。 - 特許庁

The power transmission control device provided in the power transmission device of a non-contact power transmission system includes: a drive clock generation circuit 25 for generating a drive clock DRCK, a driver control circuit 26 for generating a driver control signal on the basis of the drive clock DRCK, a waveform detection circuit 30, and a control circuit 22.例文帳に追加

無接点電力伝送システムの送電装置に設けられる送電制御装置は、駆動クロックＤＲＣＫを生成する駆動クロック生成回路２５と、駆動クロックＤＲＣＫに基づいてドライバ制御信号を生成するドライバ制御回路２６と、波形検出回路３０と、制御回路２２を含む。 - 特許庁

Signals such as a clock to be supplied to each driver IC6, data for outputting a drive voltage and a command to specify the processing operation of each driver IC6 are successively transmitted through daisy chained wiring between the driver ICs 6.例文帳に追加

各ドライバＩＣ６に供給するクロック、駆動電圧を出力するためのデータ、各ドライバＩＣ６の処理動作を規定するコマンド等の信号を、各ドライバＩＣ６間でデイジーチェーン接続される配線を介して順次伝送する。 - 特許庁

The I/O block 11 for the data to the I/O block 20 for the data respectively receive the source clock signal by a 2nd driver 1120 to a 2nd driver 2020, and distribute the signal inside the block.例文帳に追加

データ用Ｉ／Ｏブロック１１〜データ用Ｉ／Ｏブロック２０は、それぞれ、２ｎｄドライバー１１２０〜２ｎｄドライバー２０２０により、ソースクロック信号を受け、ブロック内部に分配する。 - 特許庁

The driver section 11 has switches SW1, SW2 for short-circuiting the inputs and outputs of the driver section 11 in response to control signals corresponding to frequencies of the input clock signals.例文帳に追加

ドライバ部１１は、入力クロック信号の周波数に対応した制御信号に応じて、ドライバ部１１の入力と出力とを短絡させるスイッチＳＷ１及びＳＷ２を有する。 - 特許庁