「clock driver」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The drive force selection circuit selects the drive force of the clock driver circuit according to control information set in a control register.例文帳に追加

駆動力選択回路は、制御レジスタに設定された制御情報に従ってクロックドライバ回路の駆動力を選択する。 - 特許庁

To provide a clock driver circuit capable of preventing the occurrence of overshoot / undershoot without substantially decreasing the drive capability.例文帳に追加

駆動能力を実質的に低下させることなく、オーバシュート／アンダーシュートの発生を防止できるクロックドライバ回路を提供する。 - 特許庁

This semiconductor integrated circuit has: a clock generation circuit (15); clock selection circuits (34, 35) selecting a generated clock signal by a mode signal; clock driver circuits (37, 38) allowing input of the selected clock signal to perform driving by relatively large drive force or small force; and drive force selection circuits (46, 47) selecting the drive force.例文帳に追加

クロック発生回路（１５）と、発生されたクロック信号をモード信号によって選択するクロック選択回路（３４，３５）と、選択されたクロック信号を入力して相対的に大きな駆動力又は小さな駆動力で駆動するクロックドライバ回路（３７，３８）と、前記駆動力を選択する駆動力選択回路（４６，４７）とを有する。 - 特許庁

The circuit 8 includes a clock-generating section 11 which generates clocks, a driver section 12 for amplifying the clock signals and a pump section 13 for boosting a power supply voltage to a prescribed power supply voltage, based on the clock signals.例文帳に追加

そして、その正電源回路８は、クロックを生成するためのクロック生成部１１と、クロック信号を増幅するためのドライバ部１２と、クロック信号に基づいて電源電圧を所定の電源電圧に昇圧するためのポンプ部１３とを含む。 - 特許庁

A vertical driver circuit 4 is operated on reception of the output V_0L of the boosting circuit 2 and supplies a driving clock to the CCD image sensor 1.例文帳に追加

垂直ドライバ回路４は、昇圧回路２の出力Ｖ_OLを受けて動作し、ＣＣＤイメージセンサ１へ駆動クロックを供給する。 - 特許庁

Thereby, the display data of the RAM 20 and the selection signal of the common driver 60 are successively updated in synchronization with a clock signal CLK.例文帳に追加

これにより、クロック信号ＣＬＫに同期してＲＡＭ２０の表示データとコモンドライバ６０の選択信号が順次更新される。 - 特許庁

A compensated drive circuit receives and processes the compensated clock signal for generating the divider reference signal, and for generating the driver output signal.例文帳に追加

補正駆動回路は、補正クロック信号を受け取って処理し、分周器基準信号を発生し、かつドライバ出力信号を発生する。 - 特許庁

The DDR-SDRAM chips running at 1.5 clock rate are used for transferring image data from the image data source to the source driver in a display panel.例文帳に追加

ＤＤＲ−ＳＤＲＡＭチップを１．５倍のクロック速度で駆動し、イメージデータをイメージデータソースからディスプレイパネルのソースドライバに転送する。 - 特許庁

A driver circuit 150 is driven by the clock signal from an oscillator 151, synchronized with the input current from an AC power source 110.例文帳に追加

ドライバー回路１５０は、交流源１１０からの入力電流に同期した発振器１５１からのクロック信号により駆動する。 - 特許庁

A timing controller 10 of the driving device 120C includes a differential driver 13, a clock signal output unit 15 and a phase adjustor 16.例文帳に追加

駆動装置１２０Ｃのタイミングコントローラ１０は差動ドライバ１３とクロック信号出力器１５と位相調整器１６とを含む。 - 特許庁

In a disk driver, HDC/MPU 23 adjusts a clock frequency of a data clock generation circuit 212 so as to compensate the magnetic disk for the rotation jitter in writing and reading user data.例文帳に追加

本発明の一例において、ＨＤＣ／ＭＰＵ２３は、ユーザ・データの書き込み及び読み出しにおいて、磁気ディスクの回転ジッタを補償するように、データ・クロック生成回路２１２のクロック周波数を調整する。 - 特許庁

To provide a clock noise reduction circuit of a motor driver IC capable of reducing the generation of clock noise in a motor drive circuit and reducing radio noise even if an on-vehicle radio receiver is highly sensitive.例文帳に追加

モータドライブ回路におけるクロックノイズの発生を低減し、車載ラジオ受信機が高感度であってもラジオノイズを低減することのできるモータドライバＩＣのクロックノイズ低減回路を提供する。 - 特許庁

A printer driver 2005 determines the ratio of clock rate of CPU of a host computer 2000 to clock rate of CPU of a printer 2100, and compares this value with fixed thresholds, for example, 2.5 and 5.例文帳に追加

プリンタドライバ２００５は、ホストコンピュータ２０００のＣＰＵのクロックレートの印刷装置２１００のＣＰＵのクロックレートに対する比を求めて、その値と、一定の閾値たとえば２．５および５と比較する。 - 特許庁

Next, data is written in a memory array during second write-in operation by using a row enable signal and a write-in data signal (write-in driver 315) generated at a second phase (a second clock phase) of a clock signal.例文帳に追加

次いで、クロック信号の第２の位相（第２のクロック位相）において発生される行イネーブル信号及び書き込みデータ信号を用いて、データが第２の書き込み動作中にメモリアレイに書き込まれる。 - 特許庁

A timing generation circuit (TG) 15 is built in the source driver 14 and the source driver 14 is connected to a color process/inversion circuit 4, a clock creation circuit 13 and a counter electrode driving circuit 6.例文帳に追加

ソースドライバ１４には、タイミング発生回路（ＴＧ）１５が内蔵されており、ソースドライバ１４は、色処理・反転回路４とクロック作成回路１３、及び対向電極駆動回路６に接続されている。 - 特許庁

In this stabilization period, the operation of a gate driver is stopped and, on the other hand, the frequency of a clock signal of a source driver is lowered to one fourth of that in the first and second black display periods and the video display period.例文帳に追加

この安定化期間には、ゲートドライバの動作を停止する一方、ソースドライバのクロック信号の周波数を第１,第２黒表示期間および映像表示期間の１/４に低下する。 - 特許庁

In the semiconductor integrated circuit, wiring patterns different in wiring length, wiring width, and wiring material quality are combined, concerning a plurality of wiring patterns prepared in advance, prior to wiring so that the resistance values of the wiring from a clock driver cell to the above terminal cell may be roughly the same, when supplying a plurality of terminal cells with clock signals from the above clock driver cell.例文帳に追加

半導体集積回路において、クロックドライバセルから複数個の末端セルにクロック信号を供給する際に、あらかじめ用意された複数の配線パターンを、前記クロックドライバセルから前記末端セルまでの配線抵抗値が略同一となるように、配線長、配線幅、あるいは配線の材質の異なる配線パターンを組み合わせて配線を行う。 - 特許庁

This actuator drive system includes an actuator driver that controls the drive state of the actuator by applying PWM modulation to a drive power supply, a switching power supply that supplies required drive power to the actuator driver, and a synchronizing means that synchronizes the PWM modulation clock of the actuator driver with the switching oscillation clock of the switching power supply.例文帳に追加

アクチュエーターの駆動状態をドライブ電源にＰＷＭ変調をかけて制御するアクチュエータードライバーと、該アクチュエータードライバーに対して必要なドライブ電源を供給するスイッチング電源と、該アクチュエータードライバーのＰＷＭ変調用クロックと該スイッチング電源のスイッチング発振クロックを同期させる同期手段とを備えることを特徴とする。 - 特許庁

A 1st feedback circuit 111 is connected to a clock output terminal 103 and a 1st driver array 105, generates a 1st feedback pulse in response to switching of a buffered clock pulse from a low level into a high level and gives the 1st feedback pulse to the 1st driver array 105.例文帳に追加

第１のフィードバック回路１１１は、クロック出力１０３に接続され、バッファされたクロック・パルスが低電圧レベルから高電圧レベルにスイッチするのに応答して、第１のフィードバック・パルスを発生し、第１のドライバ列１０５に接続され、第１のフィードバック・パルスをそこに加える。 - 特許庁

A 2nd feedback circuit 113 is connected to the clock output terminal 103 and a 2nd driver array 107, generates a 2nd feedback pulse in response to switching of a buffered clock pulse from a low level into a high level and gives the 2nd feedback pulse to the 1st driver array 107.例文帳に追加

第２のフィードバック回路１１３は、クロック出力に接続され、バッファされたクロック・パルスが高電圧レベルから低電圧レベルにスイッチするのに応答して、第２のフィードバック・パルスを発生し、第２のドライバ列１０７に接続され、第２のフィードバック・パルスをそこに加える。 - 特許庁

The delay lock circuit is composed of a clock unit delay line 1, an output clock unit driver 2, a delay mirror controller 3, a timing control unit 4, an encoder 5, an input clock unit buffer 64, and first, second and third multiplexers 61, 62, 63.例文帳に追加

ディレイロック回路は、クロック単位ディレイ線１と、出力クロック単位ドライバー２と、ディレイミラー制御器３と、タイミング制御ユニット４と、エンコーダ５と、入力クロック単位バッファー６４と、第１、第２及び第３多重化装置６１、６２、６３とから構成される。 - 特許庁

Each driver LSI1 has an output control means 1b which stops outputting of clock signals to the source driver LSI1 of the next stage during the outputting of source driver start pulse signals SPI to the source driver LSI1 of the next stage or till a prescribed time that is earlier than the output time.例文帳に追加

上記各ソースドライバＬＳＩ１は、次段のソースドライバＬＳＩ１へのソースドライバ用スタートパルス信号ＳＰＩの出力時、または出力より所定時間だけ早い出力所定時間前まで、上記クロック信号の次段のソースドライバＬＳＩ１への出力を停止する出力制御手段１ｂを有している。 - 特許庁

By this packaging, an input/output terminal CL2 of a gate driver group 2 end part side of the driver GDm, an input terminal RL2 and power supply terminals VDD2.VCC2 and GND2 are connected to a controller 4 and a clock signal CLG, a selection signal and a power voltage are transmitted in the direction from the driver GDm to the driver GD1.例文帳に追加

この実装によりゲートドライバＧＤｍのゲートドライバ群２端部側の入出力端子ＣＬ２、入力端子ＲＬ２、および電源端子ＶＤＤ２・ＶＣＣ２・ＧＮＤ２をコントローラ４に接続し、クロック信号ＣＬ_G 、選択信号ＲＬ_G 、および電源電圧をゲートドライバＧＤｍからゲートドライバＧＤ１の方向へ伝搬させる。 - 特許庁

The charge pump circuit includes a source transistor which outputs an input voltage by a first clock signal, a driver for driving the source transistor using an input voltage, the first clock signal, and a second clock signal different from the first clock signal, and a voltage pump part which gradually enhances the voltage outputted by the first and second clock signals from the source transistor.例文帳に追加

第1クロック信号によって入力電圧を出力するソーストランジスタと、前記入力電圧と前記第1クロック信号と前記第1クロック信号と異なる第2クロック信号を利用して前記ソーストランジスタを駆動する駆動部と、前記第1及び第2クロック信号によって前記ソーストランジスタから出力される電圧を段階的に高める電圧ポンピング部を具備する。 - 特許庁

The clock driver circuit wherein a plurality of driver circuits 20, 30 are connected in parallel with each other is provided with a control circuit 40 for stopping part of the driver circuits for a prescribed period at least on the basis of either of the leading and the trailing of an input signal.例文帳に追加

複数のドライバ回路２０，３０を互いに並列に接続したクロックドライバ回路において、一部のドライバ回路を、入力信号の立上り及び立下りの少なくとも一方に基づいて所定期間動作停止させる制御回路４０を設ける。 - 特許庁

In one embodiment of this invention, a clock speed of an output register gate driver of the charge coupled device is increased while eliminating image electric charges.例文帳に追加

本発明の一実施例によれば、イメージ電荷を除去する間、電荷結合デバイスの出力レジスタゲートドライバのクロック速度が増大される。 - 特許庁

Upon receiving the generation frequency data, a state machine 14 outputs a state value corresponding to the generation frequency data to a frequency variable clock driver 16.例文帳に追加

発生頻度データを受け取ったステートマシン１４は、発生頻度データに対応する状態値を周波数可変クロックドライバ１６に出力する。 - 特許庁

In this non-display period, the supply of the clock signal from a clock signal generation section 3 for driving the driver section 2 in particular is stopped and the operation is so performed as to reduce the electric power to be consumed during this time.例文帳に追加

この無表示期間においては、特にドライバ部２を駆動するクロック信号発生部３からのクロック信号の供給が停止され、この間において消費される電力を低減させるように動作する。 - 特許庁

A CCD driver 9 receiving a reference clock from a clock output means uses a phase signal length control means to generate a plurality of CCD drive signals whose phase and signal length are controlled.例文帳に追加

クロック出力手段から、基準クロックを出力すると、ＣＣＤドライバ９は基準クロックに基づいて、位相・信号長制御手段によって位相、信号長が制御された複数のＣＣＤ駆動信号を生成する。 - 特許庁

When the selection circuit 30 switches the clock signal CLKA of a high frequency to a clock signal CLKB of a low frequency, a consumption current is reduced by lowering the drive capability of the driver circuit 40.例文帳に追加

クロック選択回路３０により高い周波数のクロック信号CLKAから低い周波数のクロック信号CLKBに切り換えられた場合には、クロックドライバー回路４０のドライブ能力を下げることにより、消費電流を低減する。 - 特許庁

A clock driver forming region 3 is arranged so as to form clock drivers overlapping with a ring wiring 1 and a mesh wiring 2 arranged extending over a semiconductor substrate region in a plane view.例文帳に追加

半導体基板領域上にわたって延在して配置されるリング配線（１）およびメッシュ配線（２）と平面図的に見て重なり合うようにクロックドライバを形成するクロックドライバ形成領域（３）を配置する。 - 特許庁

The semiconductor device is provided with a semiconductor chip on which a driver 14 which outputs a clock signal and a receiver 15 which receives the clock signal are integrally formed and a waveguide 13 mounted on the semiconductor chip.例文帳に追加

半導体装置は、クロック信号を出力するドライバ１４と、クロック信号を受信するレシーバ１５とが集積形成された半導体チップ１１と、上記半導体チップに搭載された導波管１３とを備えている。 - 特許庁

When the comparison result signal is on a low logical level, the NAND gate 123 outputs a clock signal inverted from the clock signal from an oscillator 13, and a driver logic circuit 121 switches it into an ascent mode, where it repeats the charge pump circuit 12 into a pump state and a charge state in clock cycles.例文帳に追加

比較結果信号が論理ローレベルであると、ナンドゲート１２３は発振器１３からのクロック信号を反転したクロック信号を出力し、ドライバロジック回路１２１は、チャージポンプ回路１２をクロック周期でポンプ状態とチャージ状態とを繰り返す上昇モードに切り換える。 - 特許庁

The source driver is provided with a latch circuit for latching display data by the rising of a fundamental clock and a shift register with clock stoppage and only the shift register of the first stage is provided with a circuit which does not output shift register output but outputs a start pulse whose length is adjusted to a length equivalent to two clocks of the fundamental clock.例文帳に追加

ソースドライバ回路は、原振クロックの立ち上がりで表示データをラッチするラッチ回路と、クロック停止付きシフトレジスタを具備し、第１段のシフトレジスタのみシフトレジスタ出力ではなく、前記原振クロックの２クロック分の長さに調整されたスタートパルスを出力する回路を具備する。 - 特許庁

The mesh driver structure generation part includes a power consumption evaluation part 23 for calculating the evaluation value of the power consumption for each of the plurality of mesh clock structure candidates, and a delay analysis part 24 for calculating the evaluation value of the delay time difference of the clock signals for each of the plurality of mesh clock structure candidates.例文帳に追加

メッシュドライバ構造生成部は、複数のメッシュクロック構造候補の各々について消費電力の評価値を算出する消費電力評価部と、複数のメッシュクロック構造候補の各々についてクロック信号の遅延時間差の評価値を算出する遅延解析部とを備える。 - 特許庁

The dummy driver circuit (152/252) is supplied with electric power from a regulator (110/210) supplying electric power to the load driver circuit (151/251), and drives the dummy load circuit (142/242) based upon the dummy clock signal (DCLK).例文帳に追加

ダミードライバ回路（１５２／２５２）は、負荷ドライバ回路（１５１／２５１）に電源を供給するレギュレータ（１１０／２１０）から電源を供給され、ダミークロック信号（ＤＣＬＫ）に基づいてダミー負荷回路（１４２／２４２）を駆動する。 - 特許庁

This device is provided with a selector 11 for supplying a data strobe signal DQS instead of an external clock signal CLK inputted to a phase comparator 58 in order to compare a phase of an internal clock signal outputted from a clock driver 54 with a phase of the data strobe signal outputted from a data strobe output circuit 56 driven by the internal clock signal.例文帳に追加

クロックドライバ５４から出力される内部クロック信号の位相と、内部クロック信号によって駆動されるデータストローブ出力回路５６からのデータストローブ信号の位相とを比較するために、位相比較器５８に入力される外部クロック信号ＣＬＫに代えてデータストローブ信号ＤＱＳを供給するためのセレクタ１１を設ける。 - 特許庁

This clock circuit comprises a clock signal supply circuit 10, logic gates AND1 and AND2 connected thereto, a multistage clock driver circuits B2-B11 connected thereto, clock signal supplied circuits 13-18 connected to the final stage, and control circuits 11 and 12 inputting control signals to the logic gates AND1 and AND2.例文帳に追加

クロック信号供給回路１０と、これに接続された論理ゲートＡＮＤ１及びＡＮＤ２と、これに接続された複数段のクロックドライバ回路Ｂ２〜Ｂ１１と、最終段に接続されたクロック信号被供給回路１３〜１８と、論理ゲートＡＮＤ１及びＡＮＤ２に制御信号を入力する制御回路１１及び１２とを備えている。 - 特許庁

The device for driving flat display apparatus includes: a driver of outputting a plurality of output signals for scanning a plurality of positions of the display area; and a driving circuit which gives a start pulse for the driver and gives a driver clock for defining each output time point of the plurality of output signals.例文帳に追加

表示領域の複数位置を走査するための複数の出力信号を出力するドライバーと、前記ドライバーに対してスタートパルスを与えるとともに前記複数の出力信号の各出力時点を定めるドライバークロックを与える駆動回路とを有する。 - 特許庁

An output current sensing circuit 3 monitors current outputted from an output driver 2, judges that the output driver is in a non-load state when output current is not more than a setting value and outputs a control signal indicating the stop of clock output to the output driver.例文帳に追加

出力電流感知回路３は、出力ドライバ２から出力される電流を監視しており、出力電流が設定値以下の時には、当該出力ドライバは無負荷状態であると判断し、出力ドライバに対してクロック出力の停止を指示する制御信号を出力する。 - 特許庁

The liquid crystal driver, equipped with a shift register which generates a selection signal generated in time series corresponding to a clock, is provided with a first circuit and a second circuit.例文帳に追加

クロックに対応して時系列的に形成される選択信号を形成するシフトレジスタを備えた液晶ドライバに、第１回路と第２回路を設ける。 - 特許庁

A gate line driver circuit 30 is driven by clock signals CLK1-CLK3 having different phases, and includes cascade-connected plural unit shift registers SR.例文帳に追加

ゲート線駆動回路３０は、それぞれ位相の異なるクロック信号ＣＬＫ１〜ＣＬＫ３により駆動され、縦続接続した複数の単位シフトレジスタSRを含む。 - 特許庁

Likewise, under the control of the clock oscillator, write current, generated by the writer driver bridge, incorporates the demagnetization pulse and gradually reduces it to be almost zero.例文帳に追加

同様にクロック発振器の制御の下に、ライタ・ドライバ・ブリッジにより生成されたライト電流が、消磁パルスを組み込み、ほぼゼロまで漸減させる。 - 特許庁

At least the timing of writing and reading RAM 3, and the timing of writing the liquid crystal driver 10 are synchronized with a reference clock signal CLK.例文帳に追加

少なくともＲＡＭ３の書き込み及び読み出しタイミングと液晶ドライバ１０の書き込みタイミングとを基準クロック信号ＣＬＫに同期させる。 - 特許庁

A load current stabilization circuit (115/215) includes a dummy load circuit (142/242), a dummy clock generation circuit (120/220), and a dummy driver circuit (152/252).例文帳に追加

負荷電流安定化回路（１１５／２１５）は、ダミー負荷回路（１４２／２４２）と、ダミークロック生成回路（１２０／２２０）と、ダミードライバ回路（１５２／２５２）とを具備する。 - 特許庁