「complementary circuit」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

When the test signal TEST="H", the EXNOR circuit 43 operates as an AND circuit whose output is the same level as the polarity inversion signal POL and operates in a non-complementary mode with switches 21 and 22.例文帳に追加

テスト信号ＴＥＳＴ＝"Ｈ"のとき、ＥＸＮＯＲ回路４３は出力が極性反転信号ＰＯＬと同じレベルとなるＡＮＤ回路として動作し、スイッチ２１と２２とで非相補的に動作する。 - 特許庁

An input circuit (first transistor pair) for receiving complementary input signals is connected to a latch circuit (second transistor pair) that converts a first amplitude of the input signals into a second amplitude greater than the first amplitude.例文帳に追加

相補の入力信号を受ける入力回路（第１トランジスタ対）は、入力信号の振幅を第１振幅より大きい第２振幅に変換するラッチ回路（第２トランジスタ対）に接続されている。 - 特許庁

In a complementary amplifying circuit including a P-channel MOS transistor element and an N-channel MOS transistor element constituting an inverter and a DC bias voltage source imparting an operation point to the inverter, a variable impedance means is connected between an output terminal of the complementary amplifying circuit and the DC bias voltage source.例文帳に追加

インバータを構成するＰチャネルＭＯＳトランジスタ素子およびＮチャネルＭＯＳトランジスタ素子と、インバータに動作点を与える直流バイアス電圧源とを有する相補型増幅回路において、相補型増幅回路の出力端子と直流バイアス電圧源との間に可変インピーダンス手段を接続する。 - 特許庁

A transfer gate circuit 50 for controlling the input/output of an input pulse signal, a latch circuit 60 for holding a pulse signal input via the transfer gate circuit 50 for a fixed period, and an output circuit 70 for outputting the pulse signal output from the latch circuit 60 as a driving clock are formed by using a complementary circuit technology.例文帳に追加

入力パルス信号の入出力を制御するトランスファーゲート回路５０、トランスファーゲート回路５０を経由して入力されるパルス信号を一定期間保持するラッチ回路６０、およびラッチ回路６０から出力されるパルス信号を駆動クロックとして出力する出力回路７０を相補性回路技術を用いて形成しておく。 - 特許庁

This circuit can be achieved by constituting each circuit (buffer, predecorder, maindecorder) of a decoding circuit of a semiconductor logic circuit in which the number of stages of cascade of transistors pulling down output nodes are less and true and complementary output signals having almost equal delay times are obtained, and shortening output pulse width of each circuit of the decoding circuit.例文帳に追加

上記目的は、デコーダ回路の各回路（バッファ、プリデコーダ、メインデコーダ）を、入力数が多い場合でも出力ノードをプルダウンするトランジスタの縦積み段数が少なく、且つ、ほぼ同じ遅延時間の真及び相補出力信号が得られる半導体論理回路で構成し、該デコーダ回路の各回路の出力パルス幅を短縮することにより達成される。 - 特許庁

A serial resonance circuit system more advantageous than a parallel resonance circuit system is adopted for designing the number of turns and the shape of an electromagnetic induction coil L11, and a main driving circuit 12 of the serial resonance circuit 11 is constituted with FETs Q11, Q12 connected in complementary symmetric connection.例文帳に追加

電磁誘導コイルＬ１１の巻数や形状を設計する上で並列共振回路方式よりも有利な直列共振回路方式を採る一方、相補対称接続のＦＥＴＱ１１，Ｑ１２によって直列共振回路１１の主駆動回路１２を構成する。 - 特許庁

To provide a redundancy multiplexer circuit technique with improved integrated circuit area efficiency, in which complexity of a circuit, die area necessary to support a complementary control signal in a memory device IC and redundant elements, and undesired parasitic capacitance are reduced.例文帳に追加

回路の複雑性、メモリデバイスＩＣ中の相補制御信号および冗長素子を支えるのに必要なダイ面積ならびに不所望な寄生容量を減じる、集積回路面積効率のよい冗長マルチプレクサ回路技術を提供する。 - 特許庁

A complementary data generation circuit 13 gives the digital data D1(n) to a 1st output circuit 11 at the prescribed timing and then to a 2nd output circuit 12 by repeating inversion/non-inversion to the data D1(n) between the even-numbered and odd-numbered data.例文帳に追加

相補データ生成回路１３は、デジタルデータＤ1(n)を所定のタミングで第１の出力回路１１に与え、デジタルデータＤ1(n)に対して、偶数番目のデータと奇数番目のデータとで反転／非反転を繰り返して第２の出力回路１２与える。 - 特許庁

A switching circuit C transmits the terminal voltage held to the voltage holding circuit B, to a measuring circuit comprising a differential amplifier D and an A/D converter E by operating in a complementary manner to the selecting operation of the switching circuits A-1 to A-22.例文帳に追加

スイッチ回路Ｃは、スイッチ回路Ａ−１〜Ａ−２２の選択動作に対し相補的に作動することにより、電圧保持回路Ｂに保持された端子電圧を差動増幅器ＤおよびＡ／Ｄ変換器Ｅからなる測定回路に伝達する。 - 特許庁

To provide an interface circuit which is capable of preventing complementary transistors connected in series between a power supply voltage and a ground from generating a through-current, by providing a circuit of small scale additionally.例文帳に追加

小規模な回路を追加することによって、電源電圧ＶＤＤと接地との間に直列に接続された相補型の各トランジスタによる貫通電流の発生を防止することができるインタフェース回路を得る。 - 特許庁

The feedback circuit configuration as above controls the differential amplifier circuit so that the level of the node N4 is brought to the reference voltage and the center voltage of the complementary output signals becomes always the reference voltage Vcm without being affected by the power supply level.例文帳に追加

このフィードバック回路により、ノードＮ４の電位は基準電圧となり、相補的な出力信号の中心電圧は、電源電位に影響されず、常に基準電圧Ｖｃｍとなるように制御される。 - 特許庁

The output amplifier circuit 4 includes complementary transistors which are different from each other in polarity, and the transistors are inputted with the input signal and the output signal of the level shifting circuit 3, respectively for carrying out push-pull amplification.例文帳に追加

出力増幅回路４は、互いに極性の異なる相補型のトランジスタからなり、各トランジスタは上記の入力信号とレベルシフト回路３の出力信号とをそれぞれ入力してプッシュプル増幅を行う。 - 特許庁

The input signal is supplied to one transistor M1 of a push-pull amplifier circuit comprising complementary type transistors M1 and M2, and an output signal of the first level shift circuit 6 is supplied to the other transistor.例文帳に追加

相補型の各トランジスタＭ１，Ｍ２で構成されるプッシュプル増幅回路の一のトランジスタＭ１に上記入力信号を与えると共に他のトランジスタに前記第一のレベルシフト回路６の出力信号を与える。 - 特許庁

Since FETs 18, 19 are switched on, a complementary logic circuit 20 performs logic inversion by inputting an inversion signal of a non-inversion differential input voltage Vinp, and outputs the result to a buffer circuit 6 through an intermediate output node Nc.例文帳に追加

ＦＥＴ１８、１９がオンとなるので、相補型論理回路２０は、非反転差動入力電圧Ｖinpの反転信号を入力して論理反転し、中間出力ノードＮｃを通してバッファ回路６に出力する。 - 特許庁

To provide a semiconductor integrated circuit, in which the generation of a starting signal of sense amplifier circuits is unnecessary, and which has low power consumption, high speed, and a small-footprint, in a sense amplifier circuit which amplifies a micro potential difference between complementary signal line pairs.例文帳に追加

相補信号線対の微小電位差を増幅するセンスアンプ回路において、センスアンプ回路の起動信号の生成が不要で、且つ、低消費電力、高速、省面積な半導体集積回路を提供する。 - 特許庁

In a pair of complementary type bit lines BL1/BL1# connected to a selected memory cell 3a, pre-charging and equalization are performed by supplying electric power from two systems of an internal voltage drop circuit 11 and a Vcc pre-charge circuit 12.例文帳に追加

選択されたメモリセル３ａに接続された相補型ビット線対ＢＬ１／ＢＬ１＃は、内部降圧回路１１とＶｃｃプリチャージ回路１２との２系統からの電力供給によってプリチャージおよびイコライズが行われる。 - 特許庁

To provide a complementary nonvolatile memory device, its operating method, its manufacturing method, and a logic device including the memory device, and to provide a semiconductor device and its read operating circuit.例文帳に追加

相補型不揮発性メモリ素子、その動作方法、その製造方法、及びそれを含む論理素子、並びに半導体装置とその読み込み動作回路を提供する。 - 特許庁

An inverter circuit 37 inputs the first strobe signal DQSd and outputs a second strobe signal Ddx which is complementary to the first strobe signal DQSd.例文帳に追加

インバータ回路３７は、第１のストローブ信号ＤＱＳｄを入力し、その第１のストローブ信号ＤＱＳｄと相補な第２のストローブ信号Ｄｄｘを出力する。 - 特許庁

The level shift circuit is provided with a MOS transistor pair M11 and M12 to which complementary signals are inputted by an input inverter INV, and a MOS transistor pair M13 and M14 which are cross-connected.例文帳に追加

入力インバータＩＮＶによって相補信号が入力されたＭＯＳトランジスタペアＭ１１とＭ１２、クロス接続されたＭＯＳトランジスタペアＭ１３とＭ１４とを備える。 - 特許庁

The buffer circuit receives a digital signal with a plurality of bits, and outputs a plurality of first complementary digital signal sets delayed according to an order of from MSB to LSB.例文帳に追加

バッファ回路は、複数のビットを有するデジタル信号を受信し、高ビットから低ビットの順序に従って、それぞれ、複数の第一相補デジタル信号組を遅延出力する。 - 特許庁

This complementary metal oxide semiconductor (CMOS) integrated circuit basically comprises three kinds or more of MOS transistors having different gate electrodes whose work functions are 3A, 3B, 3C and 3D.例文帳に追加

各々が仕事関数を異にするゲート電極３Ａ、３Ｂ、３Ｃ、３Ｄをもつ３種類以上のＭＯＳトランジスタで構成されてなることが基本になっている。 - 特許庁

A control circuit of a memory array device that has one or two related memory cells includes a true bitline connected to one or two memory cells and a complementary bitline.例文帳に追加

関連した１つまたは複数のメモリ・セルを有するメモリ・アレイ・デバイスの制御回路は、１つまたは複数のメモリ・セルに結合された真ビットラインおよび相補ビットラインを含む。 - 特許庁

The sense latch circuit 71 carries out a voltage-sensing of a BL potential change caused when the drive controller controls direct verify operation, based on potentials of complementary sense bit lines (/SBL).例文帳に追加

センスラッチ回路７１は、駆動制御部がダイレクトヴェリファイ動作を制御することによるＢＬ電位変化を、例えばセンスビット補線（／ＳＢＬ）の電位を基準に電圧センスする。 - 特許庁

To provide a shielded electric connector mounted on a printed circuit board that is connected with a metal adapter frame assembly for receiving a complementary mating electric connector.例文帳に追加

相補型の相手方電気コネクタ（１８）を収容する金属アダプタフレーム組立体（１６）と連関されるプリント回路基板実装用シールド電気コネクタ（２０ａ）を提供する。 - 特許庁

To provide a transmission circuit for reducing power consumption in transmitting an optical signal and improving quality of a signal transmission characteristic; and to provide a complementary optical wiring system.例文帳に追加

光信号を伝送する際の低消費電力化を図り、かつ信号伝送特性の高品質化を図る送信回路およびコンプリメンタリー光配線システムを提供する。 - 特許庁

A conversion circuit 24 is provided which converts four channel audio signals P31 to P34 into time-shared four-channel PWM signals PA to PD which are complementary to matrix connection.例文帳に追加

４チャンネルのオーディオ信号Ｐ31〜Ｐ34を、マトリックス接続とは相補の時分割された４チャンネルのＰＷＭ信号ＰA〜ＰDに変換する変換回路２４を設ける。 - 特許庁

At least parts of the first and second thin film transistors 3 and 4 are connected to each other to constitute a complementary logic circuit.例文帳に追加

第１の薄膜トランジスタ３および第２の薄膜トランジスタ４のうちの少なくとも一部のもの同士は、互いに接続されて相補型論理回路を構成している。 - 特許庁

An equalization circuit 55 for equalizing complementary data bus lines DBB and /DBB in synchronization with a clock signal CLK and a read amplifier 57 for amplifying the data of the data bus lines are provided.例文帳に追加

相補データバス線ＤＢＢ、／ＤＢＢをクロック信号ＣＬＫに同期してイコライズするイコライズ回路５５と、これらのデータバス線のデータを増幅するリードアンプ５７とを設ける。 - 特許庁

Furthermore, when the invasion detection signal is input, the control circuit 16 changes the lighting color of the light emission diodes 6, 8, 10 and 12 to blink of a complementary color.例文帳に追加

更に、制御回路１６は侵入の検知信号の入力があったときに、発光ダイオード６，８，１０，１２の点灯色から補色の点灯色の点滅に変更する。 - 特許庁

In a bit line precharge/equalizing circuit, a bit line precharge transistor P3 and bit line equalizing transistors N7, N8 are configured with complementary transistors of a P-type and an N-type.例文帳に追加

ビット線プリチャージ・イコライズ回路において、ビット線プリチャージトランジスタＰ３と、ビット線イコライズトランジスタＮ７及びＮ８とを、Ｐ型及びＮ型の相補なトランジスタで構成する。 - 特許庁

In the high-performance complementary metal oxide film semiconductor (CMOS) circuit, each semiconductor unit has at least the first gate stack and the second gate stack.例文帳に追加

本発明は、各々が少なくとも第１のゲート・スタック及び第２のゲート・スタックを含有する高性能相補型金属酸化膜半導体（ＣＭＯＳ）回路に関する。 - 特許庁

When the input terminal 100 is closed, the P type MOS transistor is turned off, the N type MOS transistor is turned on, and an input of the complementary transistor circuit 105 is pulled down to ground potential GND.例文帳に追加

入力端子100がクローズ状態となったときに、P型MOSトランジスタ101はOFF、N型MOSトランジスタ104はONになり、相補型トランジスタ回路入力をグランド電位GNDへプルダウンする。 - 特許庁

The method and device for controlling current flow in a current source has a drive circuit including a current source FET 18, a control FET 20 and a complementary logic 310.例文帳に追加

電流源における電流の流れを制御する方法および装置は、電流源FET（１８）、制御FET（２０）および相補型ロジック（３１０）を有する駆動回路を含む。 - 特許庁

A semiconductor device comprises two latch circuits which latches respectively a complementary type output signals of an amplifier circuit and of which the number of gate arranged between an input and an output is one, and it is characterized by that a latch circuit is reset by an activation signal activating the amplifier circuit.例文帳に追加

半導体装置は、増幅回路の相補型出力信号をそれぞれがラッチする入出力間に介在するゲート数が１つである２つのラッチ回路を含み、増幅回路を活性化する活性化信号によりラッチ回路をリセットすることを特徴とする。 - 特許庁

The preamplifier circuit is provided with a FET 57 whose source electrode connects to an output terminal 205, whose gate electrode connects to a node 208 and whose drain electrode connects to a complementary output terminal 204 of a differential amplifier circuit that receives an output signal of a 1st stage inverting amplifier circuit and uses an output of an integration circuit averaging the input signal for a reference signal.例文帳に追加

初段反転増幅回路の出力信号を入力とし、その信号を平均化した積分回路の出力を参照信号として用いる差動増幅回路の相補出力端子204 にドレイン電極が、出力端子205 にソース電極が、節点208 にゲート電極が夫々接続されたＦＥＴ57を設ける。 - 特許庁

To provide a complementary MOS IC which can suppress the inflow of unwanted current even if a voltage having a higher level than the operating supply voltage of a predetermined external interface circuit is applied to an interface terminal of the external interface circuit.例文帳に追加

所定の外部インタフェース回路のインタフェース端子にその動作電源電圧よりもレベルの高い電圧が印加されても不所望な電流が流れ込むことを抑制可能な相補型ＭＯＳ集積回路を提供する。 - 特許庁

In the logic circuit domain, a third gate electrode film 40 and a first gate electrode film 37 are laminated to form a complementary MOS logic circuit including the surface channel domain in both n-type transistor and p-type transistor.例文帳に追加

論理回路領域において、第３のゲート電極膜４０と第１のゲート電極膜３７を積層し、Ｎ型トランジスタ及びＰ型トランジスタ共に表面チャネル領域を持つような相補型ＭＯＳ論理回路を構成する。 - 特許庁

An N-channel type circuit driving TFT90 and a P-channel type circuit driving TFT80 constitute a complementary circuit 62 on a TFT array substrate 10.例文帳に追加

ＴＦＴアレイ基板１０で相補回路６２を構成するＮチャネル型の駆動回路用のＴＦＴ９０、およびＰチャネル型の駆動回路用のＴＦＴ８０のうち、Ｎチャネル型の駆動回路用のＴＦＴ９０は、チャネル形成領域９１の上層側にのみゲート電極６５を備えるトップゲート構造を有している。 - 特許庁

To provide a complementary signal generating circuit capable of decreasing a slew rate difference and a delay difference between a common-mode signal and a reverse-phase signal and reducing the effect due to variance in manufacturing.例文帳に追加

同相信号と逆相信号とのスルーレート差や遅延差を低減するとともに、製造ばらつきによる影響を低減できる相補信号生成回路を提供することができる。 - 特許庁

To provide a thin-film semiconductor unit which speeds up the circuit operation of a CMOS (Complementary Metal Oxide Semiconductor) and improves display quality etc., and also to provide a liquid crystal display device and a method for manufacturing the same.例文帳に追加

ＣＭＯＳ回路動作を高速化するとともに、表示品質の向上などを図ることができる薄膜半導体装置、液晶表示装置、およびその製造方法を提供する。 - 特許庁

The switch 19 between bit lines does not short-circuit the bit lines of two memory cells 13 and 14 to which complementary bit data is written in the first writing when writing the bit data n times.例文帳に追加

ビット線間スイッチ１９は、ビットデータをｎ回書き込むときの１回目の書き込みでは、相補のビットデータを書き込む２つのメモリセル１３，１４のビット線間を短絡しない。 - 特許庁

A feedback circuit portion (200) is operable to modify the control signal's logic state within a clock phase associated with one of the two complementary clocks (214, 216) provided to the interface circuitry (100).例文帳に追加

フィードバック回路部(200)は、インターフェース回路(100)に供給される２つの相補型クロック(214,216)の一方に関連するクロック位相内において制御信号の論理状態を変更するよう動作する。 - 特許庁

Gates of pairs of folded cascode transistors 106 to 109 are connected double- differentially and a complementary output circuit 2 applies power amplification to the differential output and outputs the differential output.例文帳に追加

フォールデッドカスコードトランジスタ１０６〜１０９の対は、そのゲートを双差動接続したものであり、コンプリメンタリー出力回路２は前記差動出力を電力増幅して出力する。 - 特許庁

A CPU 24 to constitute the controllers makes complementary PWM drive of two FETs 1 and 2 at the upper stage in the H-bridge circuit 21 and two other FETs 3 and 4 at the lower stage.例文帳に追加

制御装置を構成するＣＰＵ２４は、Ｈブリッジ回路２１内の上段の２つのＦＥＴ１、ＦＥＴ２と、下段の２つのＦＥＴ３、ＦＥＴ４とを相補ＰＷＭ駆動する。 - 特許庁

Capacitors CF2P, CF2N for second complementary integration are connected to the differential output terminal of the switched capacitor circuit 4 for the second input and to the differential output terminal of the amplifier 6.例文帳に追加

第２の相補積分用キャパシタＣＦ２Ｐ，ＣＦ２Ｎは、第２の入力用スイッチトキャパシタ回路４の差動出力端子と増幅器６の差動出力端子とに接続される。 - 特許庁