「decoder circuit」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

Thin-film transistors are used for a clock generation part 16, a command decoder 17, a mode resistor 18, a control part 20, a row address buffer and refresh circuit 21, a column address buffer and the burst counter 22, a data control circuit 23, a latch circuit 24, a DLL 25, and a column decoder 31.例文帳に追加

クロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ２５、カラムデコーダ３１は、薄膜のトランジスタを用いる。 - 特許庁

When reproduction start is directed to a MIDI sequencer and a decoder circuit 14, a musical sound signal according to note event of parts 1 and 2 is supplied from the sound source circuit 13 to a mixing circuit 15, and the musical sound signal according to an audio data of the parts 3 and 4 is supplied from the decoder circuit 14 to the mixing circuit 15.例文帳に追加

ＭＩＤＩシーケンサおよびデコード回路１４に対して再生開始が指示されると、音源回路１３からパート１および２のノートイベントに応じた楽音信号がミキシング回路１５へ供給され、デコード回路１４からパート３および４のオーディオデータに応じた楽音信号がミキシング回路１５へ供給される。 - 特許庁

To obtain an activation time having an approximately same length with respect to a first selection line of first and second groups by providing the situation in which first and second address paths have first and second lines and first and second decoder circuits, the first decoder circuit decodes a supplied address faster than the second decoder circuit and the first line has a longer signal progressing time than the second line.例文帳に追加

列アドレスがアドレス端子に供給された際、第１及び第２のデコーダ回路の種々異なるデコーディング時間にも拘わらず、第１及び第２の群の第１の選択線に対するほぼ同じ長さの活性化時間を達成可能である集積メモリを提供すること。 - 特許庁

The voltage boosting method reduces the silicon region of an address/decoder, the degree of complexity of a decoder circuit is reduced, an address/decode/set-up time is reduced and no need is required to provide an excess voltage supply source for the address/decoder.例文帳に追加

この電圧昇圧方法は、アドレス・デコーダのシリコン領域を節減し、デコーダ回路の複雑度を低減し、アドレス・デコード・セットアップ時間を縮小し、アドレス・デコーダのために余分の電圧供給源を設けることを不必要にする。 - 特許庁

A mapping part 14 relates the respective modules and the decoder for executing logical synthetic processing of the circuit on the basis of a module dividing result by the module dividing part 11 and a decoder dividing result by the decoder dividing part 13.例文帳に追加

そして、マッピング部１４は、モジュール分割部１１によるモジュール分割の結果とデコーダ分割部１３によるデコーダ分割の結果とに基づき、その回路の論理合成処理を実行するための各モジュールとデコーダとの関連付けを行う。 - 特許庁

This device is provided with a transmission switching circuit 34 and a reception switching circuit 37 for selecting the destination of the output of digital data demodulated by a digital demodulating circuit 33 as either a decoder circuit 38 or a network interface 35, and for selecting the designation of the input of the digital data to the decoder circuit 38 as being either the digital demodulating circuit 33 or the network interface 35.例文帳に追加

デジタル復調回路３３により復調されたデジタルデータの出力先をデコーダ回路３８又はネットワークインタフェース３５の何れかに選択する一方、デコーダ回路３８に対するデジタルデータの入力先をデジタル復調回路３３又はネットワークインタフェース３５の何れかに選択する送信切替回路３４及び受信切替回路３７を設ける。 - 特許庁

To provide an inexpensive television tuner by controlling a tuning frequency of a tuning circuit and a trap frequency of a trap circuit with a signal from a band decoder, so as to simplify the circuitry of the band decoder.例文帳に追加

バンドデコーダーからの１つ信号によって、同調回路の同調周波数とトラップ回路のトラップ周波数とを制御できるようにして、バンドデコーダーの回路を簡素化できるようにして、低価格化なチューナを提供する。 - 特許庁

Plural global word lines are arranged through the memory cell array so as to correspond to the local word lines, respectively, and the local decoder circuit connects the local decoder circuit the local word lines with the global word lines in response to a control signal.例文帳に追加

複数のグロ−バルワ−ドラインがロ−カルワ−ドラインに各々対応するようにメモリセルアレイを通じて配列され、ロ−カルデコ−ダ回路は制御信号に応答してロ−カルワ−ドラインとグロ−バルワ−ドラインとを連結する。 - 特許庁

A semiconductor memory device includes a refresh synchronous circuit 120 provided between a refresh request circuit 140 and a command decoder 110 and deactivating refresh request if an external access request is output from the command decoder 110.例文帳に追加

半導体記憶装置は、リフレッシュ要求回路140とコマンドデコーダ110との間に設けられ、コマンドデコーダ110から外部アクセス要求が出力されている際にはリフレッシュ要求を非活性にするリフレッシュ同期回路120を備える。 - 特許庁

The semiconductor integrated circuit device is provided with a boosting circuit 1, a level detection circuit 2, an internal voltage generation circuit 3, an address buffer (ADB) 4, an address decoder (RDC) 5, and a memory cell array (MCA) 6.例文帳に追加

半導体集積回路装置は、昇圧回路１と、レベル検知回路２と、内部電圧発生回路３と、アドレスバッファ（ＡＤＢ）４と、アドレスデコーダ（ＲＤＣ）５と、メモリセルアレイ（ＭＣＡ）６とを備える。 - 特許庁

The peripheral circuit is equipped with a row decoder block 20, a control block 50, and first and second input and output circuit blocks 80a and 80b.例文帳に追加

周辺回路は、ロウデコーダブロック２０、制御ブロック５０、並びに、第１及び第２の入出力回路ブロック８０ａ及び８０ｂを備える。 - 特許庁

The aperture correction circuit 114 applies aperture correction to output image data of the decoder 113 according to the aperture control information from the circuit 112.例文帳に追加

アパーチャ補正回路１１４は、回路１１２からのアパーチャ制御情報に従い、デコーダ１１３の出力画像データにアパーチャ補正を行う。 - 特許庁

At this point, a decoder circuit can be dispensed with, so that a circuit is restrained from increasing in scale, and as an existing wiring is used, a wiring is prevented from increasing in area.例文帳に追加

この際、デコーダ回路が不要のため、回路規模が大きくならず、又、既存の配線を使用するため、配線面積も大きくならない。 - 特許庁

Then, the address control circuit part 410 controls whether the circuit operation of an address decoder 301 should be performed or stopped based on the control signal CS.例文帳に追加

制御信号ＣＳに基づき、アドレス制御回路部４１０はアドレスデコーダ３０１の回路動作を行なうか停止させるかを制御する。 - 特許庁

An internal timing control circuit 5A stops the operation of a row decoder 3 and that of a sense amplifier 4 according to the judgment result of the refresh-address judgment circuit 22.例文帳に追加

内部タイミング制御回路５Ａは、リフレッシュアドレス判定回路２２の判定結果に応じて、ロウデコーダ３とセンスアンプ４の動作を停止させる。 - 特許庁

At a clock output control circuit 320, clock commands are decoded by a clock command decoder 328 to perform the oscillation control to an oscillation circuit 312.例文帳に追加

クロック出力制御回路３２０では、クロックコマンドがクロックコマンドデコーダ３２８によりデコードされ、発振回路３１２の発振制御が行われる。 - 特許庁

A decoder and data-latching circuit 8 and a DAC circuit 9, which constitute the digital/analog converting sections, are used in common for RGB data.例文帳に追加

そして、デジタル／アナログ変換部を構成するデコーダ＆データラッチ回路８およびＤＡＣ回路９が、ＲＧＢデータに対して共用化されている。 - 特許庁

This semiconductor integrated circuit comprises a switching means for selectively switching whether a chip select signal is outputted or not from an address decoder 10 to a circuit part 11.例文帳に追加

アドレスデコーダ１０から回路部１１にチップセレクト信号を出力するか否かを選択切換する切換手段を備える構成とした。 - 特許庁

The coder/decoder is provided with a bit transition detection circuit 101, an analog conversion circuit 102 that converts the output of the bit transition detection circuit 101 into a corresponding analog value, a reference circuit 103 that outputs a reference value, and a comparator circuit 104 that compares output of the analog conversion circuit with the output of the reference circuit.例文帳に追加

ビット遷移検出回路１０１と、ビット遷移検出回路の出力結果に対応するアナログ値変換するアナログ変換回路１０２と、参照値を出力する参照回路１０３と、アナログ変換回路と参照回路の出力を比較する比較回路１０４を具備している。 - 特許庁

A control circuit has a pre-decoder circuit transmitting the pre-decode signal to the word driver part, a Y system address selection drive circuit transmitting a selection signal to the bit line selecting circuit, and a timing generating circuit forming the timing signal and the pre-charge signal.例文帳に追加

制御回路は、ワードドライバ部にプリデコード信号を伝えるプリデーコーダ回路、ビット線選択回路に選択信号を伝えるＹ系アドレス選択駆動回路、及びタイミング信号とプリチャージ信号を形成するタイミング生成回路を有する。 - 特許庁

An address decoder 120 selects a memory circuit in designated order such as a memory circuit 110a, a memory circuit 110c, a memory circuit 110b, and a memory circuit 110d in response to an address ADD<1:0> to be changed at every designated number.例文帳に追加

所定数ずつ変化されるアドレスＡＤＤ＜１：０＞に応じて、アドレスデコーダ１２０は、記憶回路１１０ａ、記憶回路１１０ｃ、記憶回路１１０ｂ、記憶回路１１０ｄといった所定の順番で記憶回路を選択する。 - 特許庁

A timing control circuit 110 being a group of the X control circuit, the Y control circuit, and the data bit supply circuit is provided along the X direction so as to face the sample-and-hold circuit 130 with the X address decoder 120 between them.例文帳に追加

Ｘ制御回路、Ｙ制御回路およびデータビット供給回路の一群であるタイミング制御回路１１０を、サンプル・ホールド回路１３０に対し、Ｘアドレスデコーダ１２０を挟んで対向するように、かつ、Ｘ方向に沿って設ける。 - 特許庁

The switching control circuit 10 includes a serial-to-parallel converter 11, a rewritable storage device 12, and a decoder 13.例文帳に追加

切換制御回路１０は、直並列変換器１１と、書換え可能な記憶装置１２と、デコーダ１３とを備える。 - 特許庁

First and second internal circuits (a decoder 11, a control circuit 21, and the like) are identical, at least in design.例文帳に追加

第１及び第２の内部回路（デコーダ１１、制御回路２１等）は、少なくとも設計上同一である。 - 特許庁

The semiconductor memory device is provided with an input command decoder, a command generator, a semiconductor memory, and a write-in determination circuit.例文帳に追加

半導体記憶装置は、入力コマンドデコーダ、コマンド生成器、半導体メモリ、書き込み判定回路を備える。 - 特許庁

A test circuit 10 including a fuse for cut off test (parity fuse) 11 is provided in a redundant memory cell selection decoder 20.例文帳に追加

冗長メモリセル選択デコーダ２０に、切断試験用ヒューズ（パリティ・ヒューズ）１１を含むテスト回路１０を設ける。 - 特許庁

DEVICE AND METHOD FOR CONVERTING FRAME RATE IN MOVING PICTURE DECODER, ITS RECORDING MEDIUM AND INTEGRATED CIRCUIT DEVICE例文帳に追加

動画像復号器におけるフレームレート変換装置、フレームレート変換方法、およびその記録媒体、集積回路装置 - 特許庁

A D/A converter circuit 1 includes a thermometer decoder 11, a plurality of current cells, and load resistors R1 and R2.例文帳に追加

Ｄ／Ａコンバータ回路１は、サーモメータデコーダ１１と、複数の電流セルと、負荷抵抗Ｒ１およびＲ２を備える。 - 特許庁

A voltage reference circuit 14 generates the reference voltage based on a trimming signal decoded by the decoder 13.例文帳に追加

基準電圧回路１４は、デコーダ１３が復号したトリミング信号に基づいて基準電圧を生成する。 - 特許庁

First and second internal circuits (a decoder 11, a control circuit 21, etc.) are identical with each other at least in design.例文帳に追加

第１及び第２の内部回路（デコーダ１１、制御回路２１等）は、少なくとも設計上同一である。 - 特許庁

To provide an encoder/decoder, capable of performing tailing reproduction without making large circuit investments.例文帳に追加

膨大な回路投資をすることなく、追っかけ再生を実現することが可能な符号化復号化装置を提供する。 - 特許庁

A burst address for test outputted from the burst address generating circuit 7 for test is supplied to a column decoder 10.例文帳に追加

試験用バーストアドレス発生回路７から出力された試験用バーストアドレスは、カラムデコーダ１０へ供給される。 - 特許庁

A decoder 14 decodes an output of the F/F circuit 13 into a 3-bit width output signal So.例文帳に追加

Ｆ／Ｆ回路１３の出力は、デコーダ１４により３ビット幅の信号にデコードされ、出力信号Ｓ_Ｏになる。 - 特許庁

The row decoder outputs a second driving signal toward a sense amplifier circuit through the dummy bit line and the dummy word line.例文帳に追加

ロウデコーダは、第２駆動信号をダミービット線及びダミーワード線を介してセンスアンプ回路に向けて出力する。 - 特許庁

First and second internal circuits (a decoder 11, a control circuit 21, and the like) are identical, at least over design.例文帳に追加

第１及び第２の内部回路（デコーダ１１、制御回路２１等）は、少なくとも設計上同一である。 - 特許庁

A decoder circuit generates a decoding pulse DP for which an activation period is set according to an n-bit video signal.例文帳に追加

デコード回路は、ｎビットの映像信号に応じて活性化期間が設定されるデコードパルスＤＰを生成する。 - 特許庁

A DVD-ROM drive device 41 for reading data out of a DVD 10 and an animation decoder circuit 45 are provided.例文帳に追加

ＤＶＤ１０からデータを読み出すＤＶＤ−ＲＯＭドライブ装置４１と、動画デコーダ回路４５とを設ける。 - 特許庁

An optical transmitter 2 performs polarization multiplexing at an optical hybrid circuit 21 and decodes the received data with a trellis decoder 25.例文帳に追加

光受信機２では、光ハイブリッド回路２１で偏波分離し、トレリス復号化器２５で、受信データを復号する。 - 特許庁

The instruction decoder 13 executes the specific instruction code to stop a logical operation circuit 14 from operating.例文帳に追加

命令デコーダ１３では、特定命令コードを実行することで、論理演算回路１４の動作を停止させる。 - 特許庁

A Huffman decoder (102) decodes JPEG compression image data and an inverse quantization circuit 103 applies inverse quantization to the decoded data.例文帳に追加

ＪＰＥＧ圧縮画像データをハフマンデコーダ（１０２）でデコードし、逆量子化回路１０４で逆量子化する。 - 特許庁

A memory circuit includes an address designation circuit for receiving the addresses of an array, a row decoder, a column decoder and a data bit, a control logic for receiving a command and transmitting a control signal to a memory system block, and a detecting and writing driver circuit connected to a selected column.例文帳に追加

メモリ回路は、アレイ、行デコーダ、列デコーダ、データビットのアドレスを受信するためのアドレス指定回路、コマンドを受信し制御信号をメモリシステムブロックに送信する制御ロジック、ならびに選択された列に結合された検知および書込みドライバ回路を含む。 - 特許庁

When the channel is switched, the CPU 110 judges whether there is a decoder decoding a specified video signal or not and makes the switching circuit 118 select that output if there is a decoder decoding a specified video signal.例文帳に追加

ＣＰＵ１１０は、チャンネル切替があると、指定された映像信号を復号中のデコーダがあるか否かを判定し、あれば切替回路１１８にその出力を選択させる。 - 特許庁

A first mask signal generation circuit part 63 outputs a high- level second mask signal ACENZ18 for prohibiting decoding operation to a decoder in response to a first mask command signal CMMPZ0 from the decoder.例文帳に追加

第１のマスク信号生成回路部６３はデコーダからの第１マスクコマンド信号CMMPZ0に応答してデコード動作を禁止させるＨレベルの第２マスク信号ACENZ18 をデコーダに出力する。 - 特許庁

A second mask signal generation circuit part 64 outputs a high-level first mask signal ACENZ0 for prohibiting decoding operation to the decoder in response to a second mask command signal CMMPZ1 8 from the decoder.例文帳に追加

第２のマスク信号生成回路部６４はデコーダからの第２マスクコマンド信号CMMPZ18 に応答してデコード動作を禁止させるＨレベルの第１マスク信号ACENZ0をデコーダに出力する。 - 特許庁

This semiconductor integrated device has a programmable decoder 12 decoding display information for lighting respective segments of an LCD 5 corresponding to the segment allocation of the LCD 5 which is to be connected to decoder and an LCD driving circuit 4 driving the LCD 5 based on the output of the decoder 12.例文帳に追加

接続されるＬＣＤのセグメント割付に対応して、ＬＣＤの各セグメントを点灯させるための表示情報をデコードするプログラマブル・デコーダと、プログラマブル・デコーダの出力に基づいてＬＣＤを駆動するＬＣＤ駆動回路とを有する。 - 特許庁