「decoder circuit」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

When the count value becomes a predetermined count value corresponding to the longest charging period length of the charging mode, a decoder circuit 40 generates stop signals S7a, S7b or S7c for stopping the selected charging mode on the basis of the count signal and the charging modes S6a, S6b, S6c.例文帳に追加

デコーダ回路４０は、上記計数値が上記１つの充電モードの最長の充電期間長に対応する所定の計数値になったときに、上記計数信号及び充電モード信号Ｓ６ａ，Ｓ６ｂ，Ｓ６ｃに基づいて、上記選択された充電モードを停止させるための停止信号Ｓ７ａ，Ｓ７ｂ又はＳ７ｃを発生する。 - 特許庁

An element value of at least one kind of element 3, which determines a filter characteristic of this filter circuit 2, is varied based on the output of a ΣΔ modulator 1, which sigma-delta modulates a digital code input (Code) based on an operation clock CLK, or a signal through a decoder 4 which performs a code-conversion to the output of the ΣΔ modulator 1.例文帳に追加

フィルタ回路２のフィルタ特性を決定する少なくとも１種の素子３の素子値を、動作クロックＣＬＫに基づきデジタルコード入力Ｃｏｄｅをシグマデルタ変調するΣΔ変調器１の出力、或いは該ΣΔ変調器１の出力をコード変換するデコーダ４を介した信号に基づき変化させる。 - 特許庁

Then the selection by the selectors 14, 23 is conducted, depending on the identification signal to identify an interlace image signal or a progressive image signal extracted by a decoder circuit 2, a static image/moving image mode signal fed to a control terminal 18 and one/other field selection signal fed to a control terminal 19.例文帳に追加

そしてこれらのセレクタ１４、２３での選択が、デコーダ回路２から取り出されたインターレース画像信号またはプログレッシブ画像信号を識別する識別信号と、制御端子１８に供給される静止画／動画のモード信号及び制御端子１９に供給される一方／他方のフィールド選択信号とに応じて行われる。 - 特許庁

A transmission/reception module 20 is connected to a control unit 9 of a cellular telephone comprising an antenna multicoupler 1, transmitter 2, modulator 3, waveform shaping circuit 4, receiver 5, demodulator 6, multiplexer 7, voice coder/decoder 8, control unit 9, and a display operating unit 10, thereby integrating the cellular telephone with the remote controller.例文帳に追加

アンテナ共用器１、送信機２、変調器３、波形整形回路４、受信機５、復調器６、多重化装置７、音声用符号化／復号装置８、制御部９、表示操作部１０で構成する携帯電話の制御部９に送受信モジュール２０を接続して携帯電話とリモコンを一体に連携する。 - 特許庁

At the time of a burn-in test or at the time of a stress test, row decode-signals RD0-RD15 are outputted simultaneously from a row decoder section 9 of each block, each word line drive timing control signal generating circuit 17 generates row post decode-signals RPD0-RPD15 to which the row decode signals RD0-RD15 are delayed in order.例文帳に追加

バーンイン試験時又はストレス試験時には、各ブロックのロウデコーダ部９からロウデコード信号ＲＤ０〜ＲＤ１５が同時に出力されるが、各ワード線駆動タイミング制御信号発生回路１７は前記ロウデコード信号ＲＤ０〜ＲＤ１５を順番に遅延したロウポストデコード信号ＲＰＤ０〜ＲＰＤ１５を発生する。 - 特許庁

The storage devices is provided with a command decoder 1 for decoding an external command input COM and for detecting the command for performing the initial mode setting, and a delay circuit 3a for delaying the start timing of the bit line sensing in a memory core 4, relative to the normal operation, when the command for performing the initial mode setting is detected.例文帳に追加

外部からのコマンド入力ＣＯＭをデコードし、初期モード設定を行うためのコマンドを検知するコマンドデコーダ１、及び初期モード設定を行うためのコマンドが検知された場合、メモリコア４におけるビット線センスの開始タイミングを通常動作時と比して遅延させる遅延回路３ａを備える。 - 特許庁

To provide a reader or a reader/writer wherein a digital frequency converter converts a quantized signal into a plurality of channels of time division multiplex signal on the basis of subcarrier frequencies allocated to a plurality of non-contact information recording media so as to simplify the circuit configuration and an MFM decoder is configured with hardware to relieve a load on an MPU.例文帳に追加

デジタル周波数変換器により、複数の非接触情報記録媒体に割り当てられたサブキャリア周波数により複数チャネルの時分割多重信号に変換することにより、回路構成を簡略化し、且つＭＦＭデコーダをハードウェアにより構成してＭＰＵの負荷を軽減したリーダ又はリーダライタを提供する。 - 特許庁

In a circuit 12, a memory 6 is connected to a bus 8 to be accessed from a bidirectional bus 8, an MEPG decoder 4 is connected to the bus 8 to read encoding and decoding data of the memory and an encoded data output part is arranged, which is connected to the bus along a first path 16, by which reading is performed from the memory data of a first picture.例文帳に追加

回路１２のメモリ６は、両方向バス８からアクセスされるように、またＭＰＥＧデコーダ４は、メモリの符号化及び復号化データを読み出すようにバス８に接続され、第１の画像のメモリデータから読み出すことができる第１のパス１６に沿ってバスに接続された符号化されたデータの出力部を有する。 - 特許庁

The above task can be solved by configuring the video apparatus of this invention, including a 1st memory on an internal bus and a digital decoder linked to the OSD circuit and a 2nd memory via a main bus, to have a means to realize DMA transfer between the 1st and 2nd memories.例文帳に追加

上記課題は、本発明により、内部バス上に第１メモリを有し、かつメインバスを介してＯＳＤ回路及び第２メモリにリンクされたディジタルデコーダを備えたビデオ装置が、第１メモリと第２メモリの間のＤＭＡ転送を実現するための手段を有するように、ビデオ装置を構成することで解決される。 - 特許庁

Since the whole or a part of an instruction decoder 8 is composed of a flash memory 8b, an instruction code is easily changed only by rewriting the contents of the memory 8b even in the case of requiring the change and addition of a peripheral circuit with the change and addition of the specification of a microcomputer in the case of executing program evaluation by the evaluation chip.例文帳に追加

インストラクションデコーダ８の全部又は一部をフラッシュメモリ８ｂとした為、評価用チップでプログラム評価を行う場合、マイクロコンピュータの仕様の変更、追加に伴い、周辺回路の変更、追加を必要とする場合であっても、フラッシュメモリ８ｂの内容を書き換えるだけで命令コードを容易に変更できる。 - 特許庁

In the case of transmission, an error check code is added to the transmission frame, and in the case of reception, a transmission frame check circuit checks a signal received from encoder/decoder 431, 432 and a code violation detection signal, adds a detection result to a repeated transmission frame and a counter counts various states.例文帳に追加

送信の際には、伝送フレームに誤り検出符号を付加し、受信の際には、伝送フレームチェック回路４２２_1，４２２_2でエンコーダ／デコーダ４３_1，４３_2からの受信信号とコードバイオレーション検出信号からチェックを行い、リピートする伝送フレームに検出結果を付加し、カウンタ４２６_1，４２６_2で各種状態をカウントする。 - 特許庁

This player is a display player which reproduces the data recorded on a disk 1 and this disk player is characterized by being provided with a decoder/servo circuit 35 which controls the rotational drive of the disk 1 by a servo and also executes prescribed processing to the data read out from the disk 1 in a time when servo control is unnecessary.例文帳に追加

ディスク１に記録されたデータを再生するディスク再生装置であって、ディスク１の回転駆動をサーボ制御すると共に、ディスク１から読み出されたデータに対してサーボ制御が不要とされる時間内に所定の処理を実行するデコーダ／サーボ回路３５を備えたことを特徴とするディスク再生装置を提供する。 - 特許庁

This test is provided with a decoder 22, a CPU (comparison judgment circuit) 23, and a set value input part 25, and it extracts a C-Bit data and header data Pa, Pb, Pc, and Pd from an IEC61937 standard signal, and judges whether or not the data are normal (that is, judges whether or not the IEC61937 standard signal).例文帳に追加

デコーダ２２と、ＣＰＵ（比較判定回路）２３と、設定値入力部２５とを備えて、ＩＥＣ６１９３７規格信号中からのＣ−ＢｉｔデータおよびヘッダデータＰａ，Ｐｂ，Ｐｃ，Ｐｄの抽出と、それらデータの良否の判定（ひいてはＩＥＣ６１９３７規格信号の良否の判定）を装置で行うことができる。 - 特許庁

A vertical selection decoder 223 generates an address signal specifying pixels, in a row where a signal of the pixels is to be read out from among respective pixels of a pixel array 221 and an address signal specifying pixels, in a row where shutter operation is to be performed for the pixels and supplies the generated signal to a vertical driver circuit 222 under the control of a sensor controller 241.例文帳に追加

垂直選択デコーダ２２３は、センサコントローラ２４１の制御に基づいて、画素アレイ２２１の各画素のうち、画素の信号を読み出すべき行の画素を特定するアドレス信号、画素のシャッタ動作を行うべき行の画素を特定するアドレス信号を生成して垂直駆動回路２２２に供給する。 - 特許庁

To provide a phase locked loop oscillation circuit that smoothly locks together a synchronizing signal of a received image signal even on the occurrence of a VTR signal whose horizontal synchronizing signal is partially changed or of switching of input image signal at a transmitter side and generates a sampling clock so as not to cause a reproduction error at a decoder of a receiver side.例文帳に追加

送信側で、水平同期が部分的に変化するＶＴＲの信号又は入力画像信号の切替え等が発生しても、引き込みを円滑に行い且つ受信側で復号化装置に再生エラーが発生しないように標本化クロックを発生する標本化回路の位相同期発振回路を提供する。 - 特許庁

The error detecting circuit 201 in a decoder 20 includes an ECC error detecting part 21 which inputs data which are transmitted from the player side of a disk and in which ECC parities for correcting errors are included and performs syndrome calculations of a P-correction and a Q- correction in which ECCs are used in the input order of these data.例文帳に追加

デコーダ２０内のエラー検出回路２０１は、ディスクのプレーヤ側からデコードシステム内に送られてくるエラー訂正のためのＥＣＣパリティを含んだデータを入力し、このデータの入力順にＥＣＣを用いたＰ訂正及びＱ訂正のシンドローム計算を行うＥＣＣエラー検出部２１を含んでいる。 - 特許庁

An address decoder 2 decodes an address outputted from a processor/memory controller 1 and a clock supply circuit 4 supplies a clock only to an SSRAM to be accessed which is selected by one of plural SSRAM selection signals 20 to 23 to be used for selecting an SSRAM to be accessed out of plural SSRAMs 10 to 13.例文帳に追加

プロセッサ／メモリコントローラ１から出力されるアドレスを、アドレスデコーダ２でデコードし、複数のＳＳＲＡＭ１０乃至１３のうちアクセス対象となるＳＳＲＡＭへのＳＳＲＡＭ選択信号２０乃至２３から、クロック供給回路４によって、アクセス対象となっているＳＳＲＡＭにのみクロックを供給する。 - 特許庁

When the signals SW1 and SW2 are supplied to the circuit 26, the switches SW2 are ON controlled while switches SW1a and SW1b are OFF controlled, gate columns of gate column pair of the decoder 27 are short-circuited and the potentials of the gate columns become an intermediate level between the 'H' level and an 'L' level.例文帳に追加

スイッチ制御信号ＳＷ１、ＳＷ２が電荷回収回路２６に供給されると、スイッチＳＷ１ａ、ＳＷ１ｂがＯＦＦ制御されている間にスイッチＳＷ２がＯＮ制御されて、ＲＯＭデコーダ２７の各ゲート列対のゲート列間がショートし、各ゲート列は“Ｈ”レベルと“Ｌ”レベルの中間レベルの電位となる。 - 特許庁

In this non-volatile semiconductor memory, a row decoder 120 controls independently plural row selection line groups 121, 122, the device can control a peak value of an erasure current and can reduce current consumption by applying negative voltage 101 generated by a step-down circuit 160 to each row selection line group 121, 122 shifting a time.例文帳に追加

この不揮発性半導体記憶装置は、ロウデコーダ１２０が複数の行選択線群１２１,１２２を独立して制御し、降圧回路１６０が発生する負電圧１０１を各行選択線群１２１,１２２に対して時間をずらして加えることによって、消去電流のピークを抑制でき、消費電流を削減できる。 - 特許庁

In a soft output decoding circuit of an element decoder, a circuit for calculating a logarithmic soft output Iλ calculates the sum of logarithmic likelihoods Iα, Iγ and Iβ corresponding to respective branches on a trellis, generates an enable signal indicative of the input of each branch and calculates a logarithmic soft output Iλ by performing an operation comparable to a tournament based on the enable signal.例文帳に追加

要素復号器における軟出力復号回路において、対数軟出力Ｉλを算出する軟出力算出回路は、トレリス上の各枝に対応する対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和を算出するとともに、各枝の入力を示すイネーブル信号を生成し、このイネーブル信号に基づいて、勝ち抜き戦に喩えられる動作を行うことによって、対数軟出力Ｉλを算出する。 - 特許庁

In a frame-information determining circuit 73, frame information, in which whether frame encoding information is valid or invalid has been determined is acquired by a decoder ID which is detected from each macroblock of one frame portion, and by the frame encoding information which is encoding information in a sampled frame unit (one frame encoding information results from adding picture encoding parameters in the prescribed number of pieces).例文帳に追加

フレーム情報判断回路７３では、１フレーム分の各マクロブロックから検出したＤｅｃｏｄｅｒ ＩＤと、抜き取られたフレーム単位の符号化情報であるフレーム符号化情報（ピクチャ符号化パラメータを所定の個数合わせて一つのフレーム符号化情報となる）より、フレーム符号化情報の有効無効を判断しフレーム情報を取得する。 - 特許庁

The image reproduction device 1000 is provided with a decoder 100 to decode an MPEG video, a display circuit 300, a special reproduction designation section 400 to designate it that a reproduced processing is displayed at a higher or lower speed than the speed in a usual reproduction mode (special reproduction mode), and a control section 500 that adjusts a reproduction speed in the special reproduction mode.例文帳に追加

画像再生装置１０００は、ＭＰＥＧビデオを復号するためのデコーダ１００と、表示回路３００と、通常再生モードよりも高速／または低速な再生表示を行なうこと（特殊再生モード）を指定するための特殊再生指定部４００と、特殊再生モードにおける再生速度を調整するための制御部５００とを備える。 - 特許庁

Concerning a turbo decoder 1 for performing turbo decoding by inputting turbo-encoded data for the unit of a block, while referring to a look-up table 20, the number of times of repetition, corresponding to an estimated signal/noise ratio, is estimated by a root mean circuit 19 and decremented by a counter part 21, so that turbo decoding is performed for that number of times of repetition.例文帳に追加

ターボ符号化されたデータをブロック単位で入力してターボ復号を行なうターボ復号器１において、ルックアップテーブル２０を参照して、二乗平均回路１９で推定された信号対雑音比に対応する繰り返し回数を推定し、カウンタ部２１でデクリメントすることにより、その繰り返し回数だけターボ復号を行なう。 - 特許庁

When the number is registered in the telephone directory, a sound synthesizer 36 synthesizes the name of the caller registered on the telephone directory correspondingly to the telephone number into sounds and, at the same time, the detecting circuit 50 switches the route of the sound signals supplied to the headphone 51 from the output of the decoder 52 to that of the synthesizer 36.例文帳に追加

登録されていれば、音声合成装置３６により、電話帳に当該電話番号と対応付けて登録される発信者名が音声合成されると共に、回路５０により、ヘッドホン５１に供給される音声信号の経路が音楽用デコーダ５２の出力から音声合成装置３６の出力へと切り替えられる。 - 特許庁

A semiconductor device is provided with a CPU 1, an address decoder 3 for decoding an address signal from the CPU 1, and outputting an address region specific signal, a frequency-divider 7, and a selecting circuit for selecting which of a reference clock signal and a frequency-divided clock signal should be inputted to the CPU 1 according to the address region specific signal.例文帳に追加

半導体装置において、ＣＰＵ１と、ＣＰＵ１からのアドレス信号をデコードしてアドレス領域特定信号を出力するアドレスデコーダ３と、分周器７と、アドレス領域特定信号に応じて、基準クロック信号または分周されたクロック信号のいずれをＣＰＵ１に入力するかを選定する選定回路とを備える。 - 特許庁

To realize a viterbi decoder having improved characteristics/ performance due to high integration and small power consumption while having a normalized circuit capable of preventing generation of an overflow problem due to the accumulation of path metrics in an ACS arithmetic unit having parallel constitution capable of executing high-speed ACS operation even when restriction length is increased or the number of decoding bits is increased.例文帳に追加

拘束長の増大や、復号ビット数の増加に対し、高速なＡＣＳ演算を可能にするパラレル構成のＡＣＳ演算装置において、パスメトリックの累積によるオ−バ−フロ−の問題を防止する正規化回路を有しながら、高集積化、低消費電力化による特性・性能の向上を実現するビタビ復号装置を提供する。 - 特許庁

This memory device is provided with: four memories 50-53 each having an address space (0x000-0x3FF) of the same scale having a common address with one word as one byte; an address decoder 30 allowing simultaneous access in arbitrary byte alignment to the four memories 50-53; and a data rearrangement circuit 70 rearranging data compliant with a big-endian CPU.例文帳に追加

１ワードを１バイトとし、共通のアドレスを有する同一規模のアドレス空間（０ｘ０００〜０ｘ３ＦＦ）を有する４個のメモリ５０〜５３と、これら４個のメモリ５０〜５３に対して、任意のバイトアラインでの同時アクセスを可能とするアドレスデコーダ３０と、ビッグエンディアンのＣＰＵに合わせたデータの並べ替えを行うデータ並べ替え回路７０を設ける。 - 特許庁

An SRT signal timing setting circuit 31 corrects the generating timing of a sampling start signal outputted from a horizontal decoder 32 by a time corresponding to the pulse width of the SRT shift signal to fix the timing of a sampling start signal SRT with respect to a video signal.例文帳に追加

ＳＲＴ信号タイミング設定回路３１は、上記ＳＲＴシフト信号のパルス幅に応じた時間だけ、水平デコーダ３２より出力されるサンプリングスタート信号ＳＲＴの生成タイミングを上記ＳＲＴシフト信号のパルス幅に応じた時間だけ補正することにより映像信号に対するサンプリング開始信号ＳＲＴのタイミングを一定とする。 - 特許庁

A tilt detection section 34 is provided between the RF equalizer 32 of the DSP block 4 and a decoder 35 for decoding a component separated frome the RFPLL circuit 31, the section 34 performing filtering for returning a gain characteristic, phase characteristic and the like by electrically processing deterioration in property of an optical transmission function OTF of the reproduced RF signal.例文帳に追加

そして、ＤＳＰブロック４のＲＦイコライザ３２及びＲＦＰＬＬ回路３１と分離した成分を復号する復号器３５との間に、再生されたＲＦ信号の光学伝達関数ＯＴＦの特性劣化を電気的に処理してゲイン特性、位相特性等を正常な特性に戻すフィルタ処理が行われるチルト検出部３４を設ける。 - 特許庁

A word line control part 52 and a source line control line 53 includes a decoder circuit for selecting a specific cell in accordance with an address inputted at the time of reading and writing and are for providing the selected cell with a prescribed voltage, and a reading voltage generating part 51 is for generating lots of reading voltages at the time of reading.例文帳に追加

ワードライン制御部５２及びソースライン制御部５３は、読出し／書き込み動作時入力されたアドレスに応じて特定セルを選択するデコーダ回路を含んで、選択されたセルに所定の電圧を提供するためのもので、読出し電圧発生部５１は、読出し動作時多数の読出し電圧を発生させるためのものである。 - 特許庁

Furthermore, an access control circuit 12 continuous writing pixel data of a current channel in the common memory 11 while the video decoder 3pr (3oq) selected next to take synchronization according to the instruction of a timing control section 15 and selects the channel even on the way of a frame for the image data at the current channel to start writing for a new channel.例文帳に追加

また、アクセス制御回路１２は、タイミング制御部１５の指示に従って、次に選択されるビデオデコーダ３ｐｒ（３ｏｑ）が同期を取るまでの間、現在のチャンネルの画素データを共有メモリ１１へ書き込み続け、次のチャンネルの同期が取れると、現在のチャンネルの画像データがフレームの途中であってもチャンネルを切り換え、新たなチャンネルの書き込みを開始する。 - 特許庁

At a timing including at least a part of the first burst signal of modulation chroma signals including mixed burst signals composed of the first burst signal provided with a first phase component and a second burst signal provided with a second phase component which is the phase discontinuous to the first phase component, a timing pulse generation circuit 8 performs the oscillation phase control of the decoder 10.例文帳に追加

第１の位相成分を持つ第１のバースト信号と、前記第１の位相成分とは不連続な位相である第２の位相成分を持つ第２のバースト信号からなる混成バースト信号を含む変調クロマ信号の前記第１バースト信号の少なくとも一部を含むタイミングで、タイミングパルス発生回路８はデコーダ１０の発振位相制御を行う。 - 特許庁

Here, when electric power is supplied to a CPU 10 in the STB 1 and an operation for powering ON the STB1 is done at an input section 17, the CPU 10 supplies electric power to the tuner 14, a decoder 15, an OSD circuit 16, and the image receiver 4 to initialize them, and supplies electric power to the smart antenna 3.例文帳に追加

なお、ＳＴＢ１において、ＣＰＵ１０に電源が供給され、さらに、入力部１７に対してＳＴＢ１の電源をＯＮする操作がなされると、ＣＰＵ１０は、チューナ１４、デコーダ１５、ＯＳＤ回路１６、および、受像機４に電源を供給し、そして、これらの初期化を行なった後、スマートアンテナ３に電源を供給する。 - 特許庁

When a reception section of the broadcast receiver 20 that can receive a broadcast where the plurality of services are included in one frequency receives an optional frequency, a digital audio broadcasting DAB signal decoder 27 and a control circuit 31 allow a speaker 30 and a monitor 33 to sequentially output the plurality of services included in one frequency for each prescribed time.例文帳に追加

１つの周波数に複数のサービスが含まれる放送の受信を可能としたと受信部にて任意の１つの周波数を受信している状態のときに、ＤＡＢ信号デコーダ２７並びに制御回路３１によってその１つの周波数に含まれる複数のサービスが所定時間毎にスピーカ３０とモニタ３３から順次出力される。 - 特許庁

In an instruction sequence supplied from an instruction cache 108, an instruction invalidating circuit 109 replaces an instruction not using the floating-point arithmetic unit with an invalid instruction, then the invalid instruction is held by a floating-point instruction register 111 and supplied to a floating-point decoder 119 in the floating-point arithmetic unit.例文帳に追加

命令キャッシュ１０８から供給される命令列において、命令無効化回路１０９で浮動小数点演算ユニットを使用しない命令を無効命令に置き換え、その無効命令を浮動小数点命令レジスタ１１１に保持し、浮動小数点演算ユニット内の浮動小数点デコーダ１１９に供給するように構成される。 - 特許庁

The synchronization circuit comprises a redundantly coding part for converting a multi-bit input data, which is synchronized with a first clock, to a redundant code in which the Hamming distance becomes 1; a redundant code synchronizer for synchronizing the redundant code with a second clock; and a decoder for decoding the redundant code synchronized with the second clock into the multi-bit data.例文帳に追加

同期化回路は、第１クロックに同期化された多ビットの入力データを、ハミング距離が１となる冗長符号に変換する冗長符号化部と、前記冗長符号を第２クロックで同期化する冗長符号同期化部と、前記第２クロックで同期化された冗長符号を、前記多ビットのデータに復号する復号化部とを備える。 - 特許庁

A SDRAM comprises a data inverting decoder 44 which generates data selection signals DQS0 to DQS3 respectively corresponding to data signals DQ0 to DQ3 conforming to external control signals /OE, /LB, /UB in a test; and a data inverting circuit 30 which inverts each data signal DQ according to the data selection signals DQS0 to DQS3 and outputs them or outputs them without inverting them.例文帳に追加

ＳＤＲＡＭにおいて、テスト時に外部制御信号／ＯＥ，／ＬＢ，／ＵＢに従って、それぞれデータ信号ＤＱ０〜ＤＱ３に対応するデータ選択信号ＤＱＳ０〜ＤＱＳ３を生成するデータ反転デコーダ４４と、データ選択信号ＤＱＳ０〜ＤＱＳ３に従って各データ信号ＤＱを反転させ、または反転させずに出力するデータ反転回路３０とを設ける。 - 特許庁

This circuit consists of a depuncture 103 which depunctures data having two-dimensional (m) values, a Viterbi decoder 104 which decodes the depunctured data, a differential postocoder 105 which performs differential decoding for encoded bits after the Viterbi decoding, a puncture 107 which performs punctured encoding for data including information on Viterbi decoded unencoded bits, and a QAM demapper 108 which demaps the data after the punctured encoding.例文帳に追加

２次元ｍ値のデータをデパンクチャーするデパンクチャー１０３と、デパンクチャーされたデータをビタビ復号するビタビデコーダ１０４と、ビタビ復号された符号化ビットを差動復号するディファレンシャルポストコーダ１０５と、ビタビ復号された非符号化ビットの情報を含むデータをパンクチャド符号化するパンクチャー１０７と、パンクチャド符号化されたデータをデマッピングするＱＡＭデマッパー１０８とで構成した。 - 特許庁

An inverse spread circuit 82 applies inverse spread processing to the orthogonal signal by using a spread code, after an error correction decoder 831 applies error correction decoding to the processing result, a convolution coder 85 re-encodes the result, a symbol comparator 86 compares the coding result with the data spread inversely before decoding to obtain an error rate of the data spread inversely.例文帳に追加

逆拡散回路８２は、上記直交信号を拡散符号を用いて逆拡散処理し、この処理結果を誤り訂正復号器８３１で誤り訂正復号を行なった後、畳み込み符号化器８５で再び符号化し、この符号化結果と復号前の逆拡散されたデータとをシンボル比較器８６で比較することにより、逆拡散されたデータの誤り率を求める。 - 特許庁

In the case of HD video images comprising side panels, a microcomputer 105 judges depression of a specific key, controls an AV decoder 109, and performs control so as to output signals as 480P signals from which the side panels have been cut, resulting in enabling aspect changeovers as usual 480I or 480P 4:3 video images by the use of a video signal processing circuit 103.例文帳に追加

サイドパネルを含むＨＤ映像の場合に特定のキーの押下をマイクロコントローラ１０５で判断し、ＡＶデコーダ１０９をマイクロコントローラ１０５で制御しサイドパネル部分をカットした４８０Ｐ信号として出力するように制御し、映像信号処理回路１０３で通常の４８０Ｉあるいは４８０Ｐの４：３映像としてのアスペクト切替をできるようにする。 - 特許庁

This memory system includes: a memory cell array; a row/column decoder for selecting a row/column of the memory cell array according to a multibit address signal; and a mode control circuit for setting an operation mode according to at least one bit of the multibit address signal used for selecting the row/column, and the method is provided for setting an operation mode in the memory system.例文帳に追加

本発明は、メモリセルアレイ、マルチビットアドレス信号に従って前記メモリセルアレイの行および列を各々選択する行および列デコーダと、前記行または列を選択するのに使用された前記マルチビットアドレス信号の少なくとも１ビットに従って動作モードを設定するモード制御回路を含むメモリ装置と、前記メモリ装置で動作モードを設定する方法に関するものである。 - 特許庁

Two AND gates 9, 10 controlled by an output from an external writing mode detection circuit 6 are connected on the way of control signals TEST, CHIP-ERASE outputted only by the external writing mode out of outputs from a command decoder 8 for detecting commands, and in the case of the MC mode, the output of the control signals TEST and CHIP-ERASE is interrupted.例文帳に追加

コマンドを検出するコマンドデコーダ８の出力の内、外部書込モードの時にのみ出力される制御信号ＴＥＳＴ、ＣＨＩＰ−ＥＲＡＳＥの途中に外部書込モード検出回路６の出力によって制御されるＡＮＤゲート９及び１０を設け、マイコンモードの場合に、制御信号ＴＥＳＴ及びＣＨＩＰ−ＥＲＡＳＥの出力を遮断する。 - 特許庁

A jitter absorption circuit 42 processes the time interval Tts' between TS packets inputted from a TCP/IP interface 41 such that it becomes equivalent to the time interval Tts between TS packets outputted from an MPEG 2 encoder 31 in a transmitter 30 and provides an MPEG decoder 43 with such a TS stream as the TS packets have a regular time interval.例文帳に追加

ジッタ吸収回路４２は、ＴＣＰ／ＩＰインタフェース４１から入力されたＴＳパケットのパケット間の時間間隔Ｔｔｓ’を、送信機３０内のＭＰＥＧ２エンコーダ３１の出力ＴＳパケットのパケット間の時間間隔Ｔｔｓと同等になるように処理し、ＴＳパケット同士が等時間間隔となったＴＳストリームをＭＰＥＧデコーダ４３に供給する。 - 特許庁

When the receiving part 13 of a radio part receives and demodulates a transmission signal from a radio base station and decoded data decoded by the decoder 23 of a controlling part 2 is inputted to a control processing circuit part 21, the part 21 detects whether a portable telephone set is in a voice communication state or the other states and stores the current state in a voice communication state flag memory 22.例文帳に追加

無線基地局からの送信信号を無線部の受信部１３で受信して復調し、制御部２の復号器２３で復号した復号データを制御処理回路部２１に入力すると、制御処理回路部２１が携帯電話機の状態が音声通話状態か、それ以外の状態かを検出し、現在の状態を音声通話状態フラグメモリ２２に記憶する。 - 特許庁

The log-sum arithmetic circuit 100 performs log-sum computation by using a logarithmic likelihood whose quantization notch width is Δ=d that is required at computation inside a soft output decoder, and the computed result to the quantization notch width Δ=2^nd that is required at input and output of the data from/to the outside and that is coarser than the quantization notch width Δ=d.例文帳に追加

ｌｏｇ−ｓｕｍ演算回路１００は、軟出力復号装置内部での演算の際に必要とされる量子化刻み幅Δ＝ｄとされる対数尤度を用いてｌｏｇ−ｓｕｍ演算を行い、この演算結果を量子化刻み幅Δ＝ｄよりも粗い外部とのデータの入出力の際に必要とされる量子化刻み幅Δ＝２^ｎｄに変更して出力する。 - 特許庁