「decoder circuit」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

To provide a reed Solomon decoder where its circuit scale is remarkably miniaturized and its decoding processing speed is considerably increased and to provide an error correction method.例文帳に追加

本発明は、回路規模の大幅な小型化、復号化処理スピードの大幅な高速化を実現するリード・ソロモン復号器及び誤り訂正方法を提供することを課題とする。 - 特許庁

At the initial write, data of the first password storage bit strings 5-0 are stored into an internal password data register 7 as internal password data by a password decoder circuit 6.例文帳に追加

初回書き込み時には、パスワードデコーダ回路６により最初のパスワード記憶ビット列５−０のデータが内部パスワードデータとして内部パスワードデータレジスタ７に格納される。 - 特許庁

Then, a switch 5 of the row selected by a row decoder 3 is turned on, and the count value latched in the latch circuit 7 of the row is outputted as a digitized sensing data.例文帳に追加

そして、行デコーダ３により選択された行のスイッチ５がオンとなり、その行のラッチ回路７に保持されたカウント値がデジタル化したセンシングデータとして出力される。 - 特許庁

When the strength of the broadcasting reception signal is lower than a prescribed level, an electronic switch circuit 10 is turned off not to input RDS data to an RDS decoder 5.例文帳に追加

放送受信信号の強度が所定のレベル未満であれば、電子スイッチ回路１０がオフ状態になり、ＲＤＳデコーダ５にＲＤＳデータが入力されないようにする。 - 特許庁

A prescribed protocol is executed and the infrared emitting element 35 and the infrared receiving element 36 transfer data taken out by the decoder circuit to an outer unit.例文帳に追加

所定のプロトコルを実行して赤外線発光素子３５および赤外線受光素子３６により、デコーダ回路４１により取り出されたデータを外部機器に転送する。 - 特許庁

A row decoder circuit 31, adjacent to this cell array 21, is formed by using a Vpp oxide film 31a having a second thickness which is thicker than the Vcc oxide film 21a.例文帳に追加

このセルアレイ２１に隣接するロウデコーダ回路３１は、上記Ｖｃｃ酸化膜２１ａよりも厚い、第２の膜厚を有するＶｐｐ酸化膜３１ａを用いて形成する。 - 特許庁

On the basis of the reliability from the SOVA decoder 11, a disappear position detecting circuit detects a symbol disappear position for the unit of a sync frame in the input signal.例文帳に追加

消失位置検出回路１４は、ＳＯＶＡ復号器１１からの信頼度に基づいて、入力信号のシンクフレーム単位でのシンボル消失位置を検出する。 - 特許庁

To actualize the circuit scale and power consumption of a decoder of a disk storage device to nearly the same extent as with a general Reed- Solomon codes, while using plural SYNCs.例文帳に追加

複数のＳＹＮＣを利用しながら、ディスク記憶装置の復号器の回路規模並びに消費電力を一般的なリードソロモン符号の復号器と同程度で実現する。 - 特許庁

A block corresponding to this block decoder can be set to a non-selection holding state by turning off this transistor 35 in accordance with data latched by a latch circuit 36.例文帳に追加

このトランジスタ３５をラッチ回路３６にラッチされたデータに応じてオフとすることにより、このブロックデコーダに対応するブロックを非選択保持状態に設定できる。 - 特許庁

This device uses an error injection module (120) and injects a random error to an error correction code(ECC) circuit between an encoder (115) and a decoder (135).例文帳に追加

本発明に係る装置は誤り注入モジュール(１２０)を使用してエンコーダ(１１５)とデコーダ(１３５)間で誤り訂正符合（ＥＣＣ）回路にランダムの誤りを注入する。 - 特許庁

A CCD image sensor 15b acquires an image of the bar code 48, the image is made into data by a decoder circuit and output to a judgement part 15c as position information of an amplifier unit 40.例文帳に追加

ＣＣＤイメージセンサ１５ｂで２次元バーコード４８の像を取得し、デコーダ回路によりデータ化し、判断部１５ｃへアンプユニット４０の位置情報として出力する。 - 特許庁

A semiconductor memory device comprises: a memory cell array in which a plurality of memory cells are arranged in a matrix shape; a decoder selecting a memory cell to perform operation from among the plurality of memory cells depending on a control signal; and a control circuit selecting whether to output the control signal to the decoder.例文帳に追加

半導体記憶装置に、複数のメモリセルがマトリクス状に配設されたメモリセルアレイと、制御信号に応じて、複数のメモリセルの中から動作を行うメモリセルを選択するデコーダと、デコーダに対して制御信号を出力するか否かを選択する制御回路と、を設ける。 - 特許庁

The semiconductor device 100 includes a decoder 103 that is connected between a power terminal 5 to which a supply voltage is supplied and a ground terminal 6, and decodes a signal inputted from input terminals 41-43; and a power supply control circuit 109 for disconnecting the power terminal 5 from the decoder 103.例文帳に追加

半導体装置１００は、電源電圧が供給される電源端子５とグランド端子６間に接続され、入力端子４１乃至４３から入力された信号をデコードするデコーダ１０３と、電源端子５とデコーダ１０３間を切断する電源制御回路１０９とを含む。 - 特許庁

In a Y decoder circuit 30, when a permission signal SEN for a sub-register block is given, column signals CL1-CLm generated by the Y decoder 31 are outputted successively as column signals SCL1-SCLm through NOR 321-32m and given to a sub-register block 10S.例文帳に追加

Ｙデコーダ回路３０において、サブレジスタ・ブロック用の許可信号ＳＥＮが与えられると、Ｙデコーダ３１で生成されたカラム信号ＣＬ１〜ＣＬｍが、ＮＯＲ３２_１〜３２_ｍを介して、カラム信号ＳＣＬ１〜ＳＣＬｍとして順次出力されてサブレジスタ・ブロック１０Ｓへ与えられる。 - 特許庁

A plurality of decoder circuits are incorporated, and a controller which compares the number of bits, capable of being recovered by a predetermined one clock with the data of the number of recovered bits output from each decoder circuit is provided and a plurality of decoding processes are eliminated from being kept waiting for other decoding processings that exceed one clock.例文帳に追加

複数のデコーダ回路を内蔵し、予め定められた１クロックで復元可能なビット数と各々のデコーダ回路が出力する復元ビット数データとを比較するコントローラを設け、複数のデコード処理が１クロックを超える他のデコード処理にとって待たされることをなくす。 - 特許庁

A synchronizing signal adjusting circuit is disposed in an input stage of the decoder to eliminate fluctuation in the synchronizing level of the endoscope due to an individual difference even if using a clamp of a sink chip and to fix the synchronizing signal level of the decoder input luminance signal to a specific value.例文帳に追加

同期信号調整回路をデコーダの入力段に配置することにより、シンクチップによるクランプを用いても、内視鏡の個体差による同期信号レベルのばらつきをなくし、デコーダ入力輝度信号の同期信号レベルを特定の値に一定に保つことができる。 - 特許庁

A microcell 51, having a fuse circuit with a plurality of fuse- circuit-units provided by a fuse and outputting a signal indicating whether or not it is blown and a pre-decoder receiving an output of the fuse circuit, is set in a peripheral section on a semiconductor chip 10A.例文帳に追加

１つのヒューズを含み該ヒューズが切断されているかいないかに応じた信号を出力するヒューズ回路ユニットを複数備えたヒューズ回路と、該ヒューズ回路の出力が供給されるプリデコーダとを有するマクロセル５１を、半導体チップ１０Ａ上の周辺部に配置する。 - 特許庁

The quotient ROM 30 stores in advance results of quotient calculation required for division of a polynomial and replaces a quotient calculation circuit that requires a large circuit scale and has difficulty in a high processing speed, and also contributes to high circuit integration and a high processing speed of the reed Solomon decoder (255, 223).例文帳に追加

商ＲＯＭ３０は、多項式の割り算で必要な商の計算結果が予めメモリに格納されており、回路規模が大きく高速動作が困難な商計算回路に置き換えることができ、かつ、（２５５，２２３）リード・ソロモン復号器の高集積化・高速動作を可能としている。 - 特許庁

To provide a test circuit for hysteresis voltage width measurement and a measuring method of the hysteresis voltage width capable of simplifying the test circuit by dispensing with installation of a mode decoder for test signal selection, and suppressing to the minimum the increase of a chip area for the test circuit.例文帳に追加

テスト信号選択用のモードデコーダを設けなくて済んでテスト回路を簡略化することができるとともに、テスト回路のためのチップ面積の増加を最小限に抑えることができるヒステリシス電圧幅測定用のテスト回路およびそのヒステリシス電圧幅の測定方法を提供する。 - 特許庁

The twin-deck audio device for audio recording and reproducing has a reproduction-only deck 70 and a recording-only deck 80, and is characterized in that the decoder circuit for the reproduction-only deck and the encoder circuit for the recording-only deck are integrated in an encoding/decoding circuit.例文帳に追加

ディスクの再生及び記録用のツインデッキタイプのオーディオ装置は、再生専用デッキ７０と記録専用デッキ８０とを有し、再生専用デッキ用のデコード回路及び記録専用デッキ用のエンコード回路の双方が、１つのエンコード／デコード回路に統合されたことを特徴とする。 - 特許庁

When the tone cannot be detected, if unconnection of the telephone line to a device is discriminated, even when an operation such as selection of a PPV program is entered from a key entry circuit 1111, a tuner circuit 1105 and a decoder circuit 1106 are controlled to inhibit reception of the selected PPV program.例文帳に追加

それにより、トーン検出ができない場合、電話回線が装置に接続されていないと判定し、その後、ＰＰＶ番組の選択などの操作がキー入力回路から入力されても、チューナ回路やデコーダ回路を制御して、選択されたＰＰＶ番組の受信を禁止する。 - 特許庁

When an auto-power down cut signal APCUT having higher (theoretical high) than a specific pad 14 is inputted to an auto-power down circuit 5, an address decoder control signal WLA and a write circuit control signal DWD are held always in an activation state, consequently, a function of the auto-power down circuit is invalidated.例文帳に追加

特定パッド１４よりＨ（理論ハイ）レベルのオートパワーダウンカット信号ＡＰＣＵＴをオートパワーダウン回路５に入力すると、アドレスデコーダ制御信号ＷＬＡと書込回路制御信号ＤＷＤは常時活性化状態が保持され、その結果、オートパワーダウン回路の機能が無効化される。 - 特許庁

The main body part 7 of the device which receives the information transmitted from the loader part 8 by the communication part 21 decodes the received information by a decoder 22 and processes the decoded information by DA conversion in a D/A conversion circuit 23, and outputs the converted analog information from a video output circuit 24 and a sound output circuit 25.例文帳に追加

ローダ部８から送信された情報を通信部２１によって受信した装置本体部７は、受信した情報をデコーダ２２によって復号し、デジタル／アナログ変換回路２３によってＤ／Ａ変換し、映像出力回路２４及び音声出力回路２５から出力する。 - 特許庁

Trimming data in accordance with a mode input 4 indicating an operation mode is read out from a trimming data storing region 3 by a decoder circuit 5, stored in a trimming register 6, further, a selector circuit 7 supplies trimming data to a trimming circuit corresponding to the mode input 4, and performs trimming.例文帳に追加

デコーダ回路５により動作モードを示すモード入力４に応じたトリミングデータをトリミングデータ格納領域３から読み出し、トリミングレジスタ６に格納し、更にセレクタ回路７がモード入力４に対応したトリミング回路へトリミングデータを供給し、トリミングを実施する。 - 特許庁

A soft output decoding circuit 90 in an element decoder inputs an edge signal TEILS in synchronism with the frame head of information to be decoded and a storage circuit 155 for receiving data and delay delays the edge signal while delaying by the same time as a processing time required for the soft output decoding circuit 90.例文帳に追加

要素復号器における軟出力復号回路９０は、復号する情報のフレーム先頭にエッジ信号ＴＥＩＬＳを同期させて入力し、受信データ及び遅延用記憶回路１５５によって、当該軟出力復号回路９０が要する処理時間と同時間だけ遅延させる。 - 特許庁

A semiconductor integrated circuit 100 is provided with a test mode setting circuit 5 detecting a test mode, a row decoder 7 and a word driver 8 controlling activation of a word line of a memory cell array 6, and a RXTM generating circuit 15 generating a word line driving signal for driving a word line.例文帳に追加

本発明に係る半導体集積回路１００は、テストモードを検知するテストモード設定回路５、メモリセルアレイ６のワード線の活性を制御するロウデコーダ７およびワードドライバ８、ならびにワード線を駆動するためのワード線駆動信号を発生するＲＸＴＭ発生回路１５を備える。 - 特許庁

A shift register circuit 41, a latch circuit 42, a decoder 43, a control logic 44, a level shifter 45 and a switch circuit 46 select the ejection waveform element when recording is performed using that ejection pulse and select a pair of the potential lowering element and the potential raising element when recording is not performed.例文帳に追加

また、シフトレジスタ回路４１、ラッチ回路４２、デコーダ４３、制御ロジック４４、レベルシフタ４５、及び、スイッチ回路４６は、この吐出パルスによって記録を行う場合には吐出波形要素を選択し、記録を行わない場合には電位下降要素と電位上昇要素とを対にして選択する。 - 特許庁

To reduce noise generation caused by transmission error without adding an arithmetic circuit such as an interpolation circuit into a decoder regardless of the number of bits of the transmission error when compressing and transmitting audio data in an ADPCM form.例文帳に追加

音声データをＡＤＰＣＭ方式で圧縮して伝送する際に、伝送誤りのビット数にかかわらず、且つ、補間回路のような演算回路を復号化器内に追加することなく、伝送誤りによるノイズの発生を低減する。 - 特許庁

The control circuit 20 causes a character generating circuit 32 to generate dot signals indicating the characters to be displayed on a screen in accordance with the character information to be displayed and its related information contained in the accessory information from the system decoder 14.例文帳に追加

制御回路２０は、システム・デコーダ１４からの付帯情報に含まれる画面表示すべき文字情報及び関連情報に従い、画面表示すべき文字を示すドット信号を文字発生回路３２に発生させる。 - 特許庁

The device itself is minimized by incorporating a part corresponding to an ECC code generator in the ECC circuit 7 and constituting the device so that the ECC circuit 7 performs both functions of the ECC generator and a decoder.例文帳に追加

ＥＣＣコード生成器に相当する部分がＥＣＣ回路７に組み込まれ、ＥＣＣ回路７によってＥＣＣ生成器と復号器との機能を併せて果たすように構成されていることで、装置自体が小型化されている。 - 特許庁

The block control circuit 21 outputs reset signal WLrs, ϕ performing de-activation operation of a word line and de-activation operation of the sense amplifier with different timing for each block to the row decoder 23 and the sense amplifier driving circuit 22.例文帳に追加

ブロック制御回路２１は、ロウデコーダ２３及びセンスアンプ駆動回路２２に、ワード線の不活性化動作及び前記センスアンプの不活性化動作を各ブロック毎に異なるタイミングで行うリセット信号ＷＬｒｓ，φを出力する。 - 特許庁

A speech signal separated at the demultiplexer 4 is supplied to a text conversion circuit 14 through a speech decoder 7 and the text converted data is supplied to the mixer 10 through a display signal generating circuit 15 and a synchronous filter 16.例文帳に追加

また、デマルチプレクサ４で分離された音声信号が音声デコーダ７を通じてテキスト化回路１４に供給され、テキスト化されたデータが表示信号発生回路１５、同期フィルタ１６を通じて混合器１０に供給される。 - 特許庁

A soft output decoding circuit 90 in an element decoder comprises a circuit 156 for calculating a logarithmic likelihood Iγ representing a probability γ determined by the output pattern and receiving value of a code logarithmically for each receiving value.例文帳に追加

要素復号器における軟出力復号回路９０は、受信値毎に、符号の出力パターンと受信値により決定される確率γを対数表記した対数尤度Ｉγを算出するＩγ算出回路１５６を備える。 - 特許庁

A D/A converting circuit 11 respectively controls one of switches SW1-SW8 and SW9-SW16 of first and second switch groups 13 and 14 to ON state respectively based on a digital signal Din inputted to a decoder circuit 15.例文帳に追加

Ｄ／Ａ変換回路１１は、デコーダ回路１５に入力されるデジタル信号Ｄｉｎに基づいて第１及び第２スイッチ群１３，１４のスイッチＳＷ１〜ＳＷ８，ＳＷ９〜ＳＷ１６のそれぞれ一つをオンに制御する。 - 特許庁

In stand-by operation mode, the circuit 8 frequency-divides an oscillation clock from an oscillation circuit 7 into eight, based on a frequency dividing ratio control signal obtained by decoding serial data from the part 13 by the decoder 11 to make a reference clock.例文帳に追加

スタンバイ動作モード時には、分周回路８は、シリアルデータ生成部１３からのシリアルデータをデコーダ１１でデコードして得られた分周比制御信号に基づいて、発振回路７からの原振クロックを８分周して基準クロックとする。 - 特許庁

A decoder circuit 17 decodes the bus speed selection signal, and varies the voltage of power supply supplied from a power supply circuit 16 to a system bus 21 connecting the microprocessor 11 and the memory controller 13 based on the decoded value.例文帳に追加

デコード回路１７は、バススピード選択信号をデコードし、そのデコードされた値から、電源回路１６より、マイクロプロセッサ１１とメモリコントローラ１３との間を接続するシステムバス２１に供給される電源の電圧を可変させる。 - 特許庁

When the driving data are shifted to each bit of the shift registers, a voltage selection signal generated by a decoder DEn is inputted to an unillustrated output circuit via an effective switch circuit, and a driving signal of a TFT gate is outputted.例文帳に追加

シフトレジスタの各ビットに駆動データがシフトされると、デコーダＤＥｎによって生成される電圧選択信号が、有効なスイッチ回路を介して図示しない出力回路に入力され、ＴＦＴゲートの駆動信号が出力される。 - 特許庁

The semiconductor storage device is equipped with: a command latch circuit 130 for latching a command signal CMD; an address latch circuit 140 for latching an address signal ADD; a mode latch circuit 150 for latching a mode signal MOD; and a command decoder 170 for selecting the address latch circuit 140 when a normal command is latched to the command latch circuit 130, and selecting the mode latch circuit 150 when an adjustment command is latched.例文帳に追加

コマンド信号ＣＭＤをラッチするコマンドラッチ回路１３０と、アドレス信号ＡＤＤをラッチするアドレスラッチ回路１４０と、モード信号ＭＯＤをラッチするモードラッチ回路１５０と、コマンドラッチ回路１３０に通常コマンドがラッチされたことに応答してアドレスラッチ回路１４０を選択し、調整コマンドがラッチされたことに応答してモードラッチ回路１５０を選択するコマンドデコーダ１７０とを備える。 - 特許庁

A CONT circuit 19 of a data error correction circuit 2 provided in a microwave radio device makes switching control by determining logic of selection circuits 11, 13, 15, 17 for connecting or bypassing an encoder 10, an interleave circuit 12, a de-interleave circuit 14, a decoder 16, respectively based on received electric field information output from a received electric field monitoring circuit.例文帳に追加

マイクロ波無線装置に設けられたデータ誤り訂正回路２のＣＯＮＴ回路１９は、受信電界監視回路から出力された受信電界情報に基づいて、エンコーダ１０、インターリーブ回路１２、デ・インターリーブ回路１４、デコーダ１６、をそれぞれ接続またはバイパスさせるための選択回路１１，１３，１５，１７の論理を決定して切り替え制御を行う。 - 特許庁

The OSD rotating device is equipped with a central processor, a font address generator, a memory, a font ROM, a decoder, a shift register, an output controller, an output circuit, a synchronizing signal generator, and a display device.例文帳に追加

ＯＳＤ回転装置は中央処理装置、フォントアドレス生成器、メモリ、フォントＲＯＭ、デコーダ、シフトレジスタ、出力コントローラ、出力回路、同期信号生成器、表示装置を備える。 - 特許庁

In a recording medium M, when the compressed data of an MP 3 format is read from a flash memory FM, a controller CTRL causes an MP 3 decoder to decode the data, and then send it to a deterioration circuit.例文帳に追加

録音媒体Ｍにおいて、ＭＰ３フォーマットの圧縮データをフラッシュメモリＦＭから読出すときには、コントローラＣＴＲＬでＭＰ３デコーダにより復元し、続いて劣化回路へ送る。 - 特許庁

The information on the number of times of writing in a memory cell array 101 is read from an address control memory cell 105 by a reading circuit 196, and passed to a word line decoder 103.例文帳に追加

メモリセルアレイ１０１に書き込み動作を行った回数に関する情報を、アドレス制御用メモリセル１０５から読み出し回路１０６により読み出し、ワード線デコーダ１０３に渡す。 - 特許庁

It is made possible by a decoder portion to minutely control power supply to the circuit blocks from a small number of power sources and to minutely identify the point of any standby current failure.例文帳に追加

本発明ではデコーダ部により少数の電源から各回路ブロックへの詳細な電源供給コントロールが可能となり、スタンバイ電流不良箇所の詳細特定が可能となる。 - 特許庁

A Q calculation circuit 34 of the coder determines a quantization scale MBQ on the basis of coded data ED from a buffer 28 by taking into account a storage amount of a buffer CPB of a decoder.例文帳に追加

符号化装置のＱ算出回路３４が、バッファ２８からの符号化データＥＤを基に、復号装置のバッファＣＰＢの蓄積量を考慮して、量子化スケールＭＢＱを決定する。 - 特許庁

To provide a turbo decoder which has a strong error-correcting means without causing increase in the circuit scale and further has the reduced time lag for communication requiring a high speed and interactiveness.例文帳に追加

高速性とインタラクティブ性が要求される通信において、強力な誤り訂正手段を回路規模の増加を生じることなく更にタイムラグの少ないターボデコーダを提供する。 - 特許庁