「decoder circuit」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

At this time the element decoder 50I changes the order of symbols of interleaver output data IIO comprising a plurality of symbols according to code configuration through a symbol changing circuit 610 and supplies the symbols to an element decoder 50J.例文帳に追加

このとき、要素復号器５０_Iは、シンボル入れ替え回路６１０によって、複数シンボルからなるインターリーバ出力データＩＩＯについて、符号構成に応じて各シンボルの順序を入れ替え、要素復号器５０_Jに供給する。 - 特許庁

When receiving an instruction of magnification of a display image from an image device 13, a control circuit 12 gives a magnification instruction only to a video decoder 8 and outputs a decode instruction denoting a usual size without outputting a magnification instruction to a sub picture decoder 9.例文帳に追加

入力装置１３より表示画像の拡大が指示されると、制御回路１２はビデオデコーダ８にのみ拡大指示を出し、サブピクチャデコーダ９には拡大指示は出さず通常の大きさでのデコード指示を出したままにする。 - 特許庁

When a compiled memory with 2RW1R is laid out, a memory cell 11, a row decoder 12 and an input/output circuit 13 are arranged with the number as many as required so that it has a required word size and a bit size, and a column decoder 14 is arranged.例文帳に追加

２ＲＷ１Ｒのコンパイルド・メモリをレイアウトする場合には、所望のワードサイズ及びビットサイズになるように、メモリセル１１、ロウデコーダ１２及び入出力回路１３を必要な数だけ配置すると共に、コラムデコーダ１４を配置する。 - 特許庁

At the preceding stage of an APP decoder 43 in the PR channel of two APP decoders constituting a turbo-decoder, a logarithmic likelihood arithmetic circuit 42 is placed to calculate the logarithmic likelihood L(y'_i|y_i) of a reproduction signal y'_i being not-binary information.例文帳に追加

ターボ復号器を構成する２つのＡＰＰ復号器のうちのＰＲチャネルのＡＰＰ復号器４３の前段には、軟情報である再生信号ｙ'_iの対数尤度Ｌ(y'_i|y_i)を演算する対数尤度演算回路４２を配置する。 - 特許庁

Further, the health state detection circuit generates an indirect health state of the storage medium, based at least partially on the frequency for the data set processed by the combination of the data detector circuit and the data decoder circuit.例文帳に追加

さらに、健康状態検出回路が、データセットがデータ検出器回路及びデータデコーダ回路の組合せによって処理される回数に少なくとも部分的に基づいて記憶媒体の間接的健康状態を生成する。 - 特許庁

Based on received value selecting information CRS supplied from a control circuit 60, the element decoder 50 selects decoding received values TSR through the decoding received value selecting circuit 70 and supplies the decoding received values TSR to a soft- output decoding circuit 90.例文帳に追加

要素復号器５０は、制御回路６０から供給される受信値選択情報ＣＲＳに基づいて、復号受信値選択回路７０により復号受信値ＴＳＲを選択し、軟出力復号回路９０に供給する。 - 特許庁

Connection of booster voltage to a level conversion circuit is switched by a booster voltage connection switching means to which an output signal of a decoder circuit is input by setting up a power control circuit provided with the booster voltage connection switching means.例文帳に追加

昇圧電圧接続切換手段を備えた電源制御回路を設け、デコーダ回路の出力信号を入力された昇圧電圧接続切換手段によりレベル変換回路への昇圧電圧の接続を切換える。 - 特許庁

To provide a logic circuit having no defects like in a conventional decoder circuit such as the large capacitance of an input in the conventional decoder circuit, rounded input waveform, large area required for an element separating area, full amplitude of an output caused by a PN configuration and a muck time required for reaching the threshold of a driver.例文帳に追加

従来のデコーダ回路における入力部のゲート容量が大きいこと，入力波形がなまること，素子分離領域が必要となり面積が大となること，ＰＮ構成のため出力がフル振幅となること，ドライバーのしきい値に達するのに時間がかかる等の従来のデコーダ回路の欠点のない論理回路の提供。 - 特許庁

At testing, external input instruction of a plurality of number of times is inputted to a decoder circuit, selected results of each of external input instruction of the plurality of number of times inputted to the decoder circuit are held in a holding circuit, first selection lines to be selected out of a plurality of first selection lines in accordance with holding contents are selected in parallel.例文帳に追加

テスト時において、複数回の外部入力指示をデコーダ回路に入力し、デコーダ回路に対して入力された複数回の外部入力指示それぞれにおける選択結果を保持回路で保持し、保持内容に応じて複数の第１の選択線のうち選択対象とされた第１の選択線を並列に選択する。 - 特許庁

A regenerative signal which is read from an optical disk medium 1 by an optical pickup circuit 2 and equalized by a pre-equalizer circuit 20, is digitized by an A/D converter 3, equalized to a predetermined PR signal by a PR equalizer circuit 4 after a DC component is removed therefrom by a DC feedback circuit 6, and decoded by a most-likelihood decoder circuit 5.例文帳に追加

光ピックアップ回路２により光ディスク媒体１から読み出され、前置等化回路２０で等化された再生信号は、Ａ／Ｄ変換器３によりデジタル化され、ＤＣ帰還回路６でＤＣ成分が除去され、ＰＲ等化回路４で所定のＰＲ信号に等化され、最尤復号回路５により復号される。 - 特許庁

A drive circuit (110), which generates and outputs a drive signal to be applied to a signal line of the liquid crystal panel, is provided with a decoder circuit (112) which selects a gradation voltage corresponding to display data.例文帳に追加

液晶パネルの信号線に印加されるべき駆動信号を生成して出力する駆動回路（１１０）に、表示データに応じた階調電圧を選択するデコーダ回路（１１２）を設ける。 - 特許庁

The load impedance control signal LC is fed to a gate of a pMOS TR 41 being a load of nMOS TRs 42, 43 being components of a NAND logic circuit in a main decoder circuit 4.例文帳に追加

メインデコーダ回路４内でナンド（ＮＡＮＤ）論理回路を構成するｎＭＯＳトランジスタ４２，４３の負荷となるｐＭＯＳトランジスタ４１のゲートに負荷インピーダンス制御信号ＬＣを供給する。 - 特許庁

MPEG video decoder 7 reads the re-coded data in anti time series, sequentially decodes the data, and after a data quantity restoration circuit 200 restores number of the pixels of the data and outputs the resulting data to a display circuit 9.例文帳に追加

ＭＰＥＧビデオデコーダ７は、この再符号化データを、反時系列的に読み出して順次復号し、データ量復元回路２００によって画素数を復元した後、表示回路９に出力する。 - 特許庁

An OR circuit 25 is the OR circuit of (m) inputs and when any one of redundant word select signals RD1-RDm becomes 'H' level, a word line selection inhibit signal RDE is outputted at 'H' level, for example, to a row decoder.例文帳に追加

オア回路25は、m入力の論理和回路であり、冗長ワード選択信号RD1〜RDmの内1つでも「H」レベルとなった場合、ワード線選択禁止信号RDEが例えば「H」レベルで行デコーダ3へ出力される。 - 特許庁

A capacity load means connects the output terminal of the power supply circuit 113 to the decoder of the main body memory cell array 101 when the power supply circuit 113 supplies power to the ROM memory cell array 104.例文帳に追加

容量負荷手段は、電源回路１１３がＲＯＭメモリセルアレイ１０４に電力を供給する時に本体メモリセルアレイ１０１のデコーダに電源回路１１３の出力端子を接続する。 - 特許庁

In the case of reproduction, a reproduction circuit 9 applies waveform equalization to input reproduction data and recovers a data clock, a channel decoder 10 conduct recording demodulation processing and an error correction circuit 11 conducts error correction processing.例文帳に追加

再生時は、入力再生データを再生回路９で波形等化とデータクロックの再生を行い、チャネルデコーダ１０で記録復調処理を施し、誤り訂正回路１１で誤り訂正処理を施す。 - 特許庁

A shift register, a latch circuit, a decoder, a level shifter and a switch circuit select a drive pulse appropriately from the drive signal COM and deliver the selected drive pulse to the piezoelectric oscillator in a corresponding recording lock.例文帳に追加

シフトレジスタ、ラッチ回路、デコーダ、レベルシフタ、及び、スイッチ回路は、駆動信号ＣＯＭの中から駆動パルスを適宜に選択し、この選択した駆動パルスを対応する記録ブロックの圧電振動子に供給する。 - 特許庁

The circuit 16 investigates whether character information or figure information exists in header information from the decoder 12 or not and outputs the investigation result to an interpolation algorithm deciding circuit 18.例文帳に追加

象徴データ抽出回路１６は、デコーダ１２からのヘッダ情報中に文字情報又は人物情報が存在するかどうかを調査し、その調査結果を補間アルゴリズム決定回路１８に出力する。 - 特許庁

Moreover, an NRZI rule is removed by subtracting y (i) from y (i+1) in a differential circuit 9 and decoding is performed by using characteristics of the data converting circuit 3 and the equalizer 8 in a viterbi decoder 10.例文帳に追加

差分回路９にて、ｙ（ｉ＋１）−ｙ（ｉ）を行い、ＮＲＺＩ則を外し、ビタビ複合器１０では、データ変換回路３および等化器８の特性を用いて復号を行う構成とする。 - 特許庁

A photocurrent from the light receiving element 4 is photoelectrically converted by a photoelectric conversion circuit 5, the gain to be set is recognized by a discrimination circuit 6, a reference voltage source 7, and a decoder 8, and a gain setting circuit 9 performs setting to an electronic volume 13 of the photoelectric conversion circuit 5.例文帳に追加

受光素子４からの光電流は光電変換回路５で光電変換され、弁別回路６、基準電圧源７およびデコーダ８で前記設定すべきゲインが認識され、ゲイン設定回路９が前記光電変換回路５の電子ボリウム１３に設定する。 - 特許庁

An address output command circuit 7 makes a signal SR to be 'H' at the time of finish of input of a row address (NCK=4), an address buffer 4 outputs a row address to a row decoder 8.例文帳に追加

アドレス出力指令回路７はロウアドレスの入力完了時（ＮCK＝４）に信号ＳR をＨとし、アドレスバッファ４はロウデコーダ８にロウアドレスを出力する。 - 特許庁

That is, an address comparator circuit 3 and a column decoder 4 or the like (a selection means) are used to select the memory cell whose address is stored in the register 1 to be a start memory cell for the succeeding verification.例文帳に追加

更に、この記憶手段にアドレスが記憶されたメモリセルを次のプログラムベリファイにおける開始メモリセルとする選択手段が設けられている。 - 特許庁

Output data of an EHM-ACIRC decoder 8b are switched by a switch circuit 17a, and given to a memory controller or an error correction memory controller.例文帳に追加

ＥＦＭ・ＡＣＩＲＣデコーダ８ｂの出力データを、スイッチ回路１７ａで切り換え、メモリコントローラ９０又はエラー訂正メモリコントローラ６０Ｂに与える。 - 特許庁

A self-amplifier circuit 120 self-amplifying potentials of four sub-word selection signal lines arranged at the sub-row decoder 90 is provided at the other end of the Y direction.例文帳に追加

Ｙ方向の他端には、サブローデコーダ９０に配置された４本のサブワード選択信号線の電位を自己増幅する自己増幅回路１２０が設けられる。 - 特許庁

The strength determination circuit 3 calculates a filter strength parameter 104, based on an image feature parameter 103 acquired by the MPEG 2 decoder 2.例文帳に追加

強度判定回路３は、ＭＰＥＧ２デコーダ２で取得された画像特徴量パラメータ１０３に基づいてフィルタ強度パラメータ１０４を算出する。 - 特許庁

The integrated circuit (10) includes an array of state-change device (30), first (34) and second (32) decoder circuits for selecting a particular state-change device (52).例文帳に追加

集積回路（１０）であって、状態変化デバイスのアレイ（３０）と、特定の状態変化デバイスを選択する、第１と第２のデコーダ回路（３４，３２）とを有する。 - 特許庁

A pipelined Viterbi decoder (100) includes a plurality of circuit stages and a synchronous clock arrangement for controlling the operations of the circuits within each stage.例文帳に追加

パイプライン方式のＶｉｔｅｒｂｉデコーダ（１００）は複数の回路段と、各段内の回路の動作を制御するための同期クロック用配置とを有する。 - 特許庁

This nonvolatile semiconductor device is provided with a decoding means 130 in a block address decoding circuit of a row decoder of a NAND type flash memory device.例文帳に追加

本発明の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリ装置のロウデコーダにおけるブロックアドレスデコード回路にデコード手段１３０を設ける。 - 特許庁

A row decoder circuit 110 maintains a voltage level of an output signal SELi at a voltage VII all the time, on a memory block MB which is not selected.例文帳に追加

ロウデコーダ回路１１０は、非選択とされるメモリブロックＭＢにおいては、出力信号ＳＥＬｉの電圧レベルを終始電圧ＶＩＩに維持する。 - 特許庁

To provide an alignment device that can detect a start code of an MPEG video decoder at a high-speed with a simple circuit configuration.例文帳に追加

ＭＰＥＧビデオ復号装置におけるスタートコードの検出を簡単な回路構成で、かつ、高速に行うことができるようにしたアライン装置を提供する。 - 特許庁

A central control unit 14 and a decoder 24 obtain a new state of the state machine depending on the state of the hardware circuit 22 in response to the condition and the filtered data.例文帳に追加

中央制御ユニット14及びデコーダ24は、条件及びろ波されたデータに応じて、ハードウェア回路22の状態から、ステート・マシンの新たな状態を求める。 - 特許庁

The refresh region is set by, for example, an address scramble circuit 90 provided between an address buffer 91 and an address decoder 92.例文帳に追加

なお、このようなリフレッシュ領域は、アドレスバッファ９１とアドレスデコーダ９２との間に設けられるアドレススクランブル回路９０などによって設定される。 - 特許庁

When a trigger key is pressed, a control circuit 6 inputs a bar code through a scanner 1 and a decoder 2 and adds one to the number of articles corresponding to the bar code.例文帳に追加

トリガーキーが押下されると、制御回路６は、スキャナ１およびデコーダ２を介してバーコードを入力し、バーコードに応じた商品の数を＋１する。 - 特許庁

On a selected decoding path, series-connected decoding transistors are all turned on to transmit a corresponding gradation voltage to an output node of the decoder circuit.例文帳に追加

選択されたデコード経路では、直列接続されたデコードトランジスタが全てオンされて、対応の階調電圧がデコーダ回路の出力ノードへ伝達される。 - 特許庁

A packet analysis section 29 analyzes the private packet, a control circuit decoder 31 decodes character information, and an auxiliary image storage section 37 stores auxiliary image information.例文帳に追加

プライベートパケットは、パケット解析部２９で解析され、文字情報は文字デコーダ３１でデコードされ、補助画像情報は、補助画像記憶部３７に記憶される。 - 特許庁

To provide a semiconductor storage device which has a decoder circuit which has achieved low current consumption and outputs a pulse signal.例文帳に追加

本願発明の課題は、低消費電流を実現した、パルス信号を出力するデコーダ回路を有する半導体記憶装置を提供することにある。 - 特許庁

In a semiconductor integrated circuit device 1000, a column decoder 200 selects more memory cell columns at the operation time of block write-in operation than that in normal operation.例文帳に追加

半導体集積回路装置１０００においては、列デコーダ２００は、ブロックライト動作時には、通常動作時よりも多くのメモリセル列を同時に選択する。 - 特許庁

To enhance error correction ability without having to enlarge a circuit size, in a repeating type lead channel decoder including inner and outer decoders.例文帳に追加

内復号器と外復号器を有する反復型のリードチャネル復号器において、回路規模を大きくすることなく、エラー訂正能力を高めること。 - 特許庁

When a code signal is supplied as serial data from the side of a main body 10, a decoder 26 decodes the code signal to control the operation of each switch circuit 20.例文帳に追加

本体１０側からシリアルデータとしてコード信号が供給されると、デコーダ２６がそのコード信号をデコードして各スイッチ回路２０の動作を制御する。 - 特許庁

This laminate memory device includes two or more memory sections and an active circuit section formed between the memory sections, and equipped with a decoder.例文帳に追加

積層メモリ装置において、２つ以上のメモリ部と、メモリ部間に形成されたものであり、デコーダを有する能動回路部とを備える積層メモリ装置である。 - 特許庁

Then, the power supplying operation is executed at first to an address decoder/write current driver 31 of low-speed power supply set-up and to a data I/O system circuit 33.例文帳に追加

そして、電源セットアップの遅いアドレスデコーダ・書込電流ドライバ３１およびデータＩ／Ｏ系回路３３に対して最初に電源供給を実行する。 - 特許庁

To provide a data access circuit capable of speeding up access to data stored in a memory with a simple configuration, and to provide a decoder, an information reproducing device, and electronic equipment thereof.例文帳に追加

簡素な構成で、メモリに格納されたデータのアクセスを高速化できるデータアクセス回路、デコード装置、情報再生装置及び電子機器を提供する。 - 特許庁

Reproduced data is C1-corrected by a C1 decoder, supplied to an extracting circuit 213 through a terminal 212b, and the block ID and the track ID are extracted.例文帳に追加

再生データは、Ｃ１デコーダでＣ１訂正され、端子２１２ｂを介して抽出回路２１３に供給され、ブロックＩＤとトラックＩＤが抽出される。 - 特許庁

A decoder circuit generates a first intermediate signal having a plurality of coefficients of a target layer and a plurality of coefficients of a base layer in accordance with a input bit stream.例文帳に追加

復号回路は、入力ビットストリームに応じてターゲットレイヤの複数の係数とベースレイヤの複数の係数を有する第１中間信号を生成する。 - 特許庁

To improve a bit error rate by decreasing the number of types of paths incapable of performing correct decoding without revising the circuit scale of a conventional Viterbi decoder.例文帳に追加

従来のビタビ復号装置の回路規模を変更させることなく、正しく復号できないパスの種類を減らすことによりビット誤り率を改善する。 - 特許庁