「decoder circuit」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

The semiconductor integrated circuit device comprises a semiconductor chip (17); a memory array (3) disposed on the semiconductor chip (17); and first, second decoder trains (5-1, 5-2) disposed along both ends of the memory cell array (3).例文帳に追加

半導体チップ（１７）と、半導体チップ（１７）に配置されたメモリセルアレイ（３）と、メモリセルアレイ（３）の両端に沿って配置された第１、第２デコーダ列（５-１、５-２）とを具備する。 - 特許庁

Meanwhile, quality data 133b is decoded in a first decoder 143 via a one-symbol delay part 141, a subtractor 142 and a correction circuit 144 to output accurate quality data.例文帳に追加

一方、１シンボル遅延部１４１、減算器１４２、補正回路１４４を介して第１デコーダ１４３にて品質データ１３３ｂがデコードされるため正確な品質データを出力し得る。 - 特許庁

The image decoding processing circuit 1 includes a reversible decoder 2, an inverse quantizer 3, an IDCT device 4, an adder 5, a deblock filter 6, a frame memory 7, and a motion estimator/compensator 8.例文帳に追加

この画像復号処理回路１は、可逆復号器２と、逆量子化器３と、ＩＤＣＴ器４と、加算器５と、デブロックフィルタ６と、フレームメモリ７と、動き予測補償器８とを有する。 - 特許庁

The decoder comprises a linear approximation circuit 68 for calculating a correction term being added to provide a logarithmic likelihood and represented by a one-dimensional formula for variables through linear approximation.例文帳に追加

復号装置は、対数尤度を与えるために追加され、変数に対する１次元の関数で表される補正項を線形近似により算出する線形近似回路６８を備える。 - 特許庁

An integrated circuit IC1 is constituted of a multi-channel decoder(MCD) or a digital interface receiver(DIR) 100, a digital signal processor(DSP) 200 and a microcomputer 300.例文帳に追加

マルチ・チャンネル・デコーダ（ＭＣＤ）またはデジタル・インタフェース・レシーバ（ＤＩＲ）１００と、デジタル・シグナル・プロセッサ（ＤＳＰ）２００と、マイクロ・コンピュータ３００とを１つの集積回路ＩＣ１として構成する。 - 特許庁

Using a signal line dedicated to the signal line for the PC card IF signal, a transport stream signal from the PC card tuner 1 can be inputted to a transport decoder circuit in the receiver body 3.例文帳に追加

ＰＣカードＩＦ信号用の専用信号線を用いて、ＰＣカードチューナ１からのトランスポートストリーム信号を、受信機本体３内のトランスポートデコーダ回路に入力可能とする。 - 特許庁

An audio interface 23 is provided on the decoder circuit 20, then the audio data and sub-code data are read out with a fixed period from the buffer RAM 30 and outputted by arraying them to the prescribed format.例文帳に追加

デコーダ回路２０にオーディオインタフェース２３を設け、バッファＲＡＭ３０からオーディオデータとサブコードデータとを一定の周期で読み出し、所定のフォーマットに配列して出力する。 - 特許庁

To provide a semiconductor memory in which transfer can be performed without drop of the potential of high voltage in a word line and the pattern area of a row decoder circuit can be reduced.例文帳に追加

ワード線に高電圧を電位降下なく転送することができ、且つロウデコーダ回路のパターン面積を削減できる半導体記憶装置を提供することを目的としている。 - 特許庁

A noise reduction circuit 11 conducts a prescribed noise removal processing by using a delay signal supplied from a delay element with respect to the video signal supplied from an MPEG decoder 1.例文帳に追加

ノイズリダクション回路１１は、MPEGデコーダ１より供給された映像信号に対して、遅延素子３１より供給される遅延信号を利用して、所定のノイズ除去処理を実行する。 - 特許庁

To provide a method, device and program for processing image signals and an integrated circuit device capable of performing post-processing without depending on a specification of a decoder.例文帳に追加

デコーダの仕様に依存せずポスト処理を行う画像信号処理方法、画像信号処理装置、画像信号処理プログラムおよび集積回路装置を提供することを目的とする。 - 特許庁

A control circuit 25 controls the video signal to be read from the frame buffer 20, according to the operation situation of the decoder 18 and a time code generated by a time code generating device 24.例文帳に追加

制御回路２５は、復号化装置１８の動作状況に従い、フレームバッファ２０から読み出すべき映像信号と、タイムコード生成装置２４の生成するタイムコードを制御する。 - 特許庁

The plate line driver and the above column decoder are controlled by a drive and control circuit 14, and difference of potential is impressed between a plate line and a bit line in a state in which a plurality of wordlines are turned off.例文帳に追加

そして、駆動及び制御回路１４でプレート線ドライバ及び前記カラムデコーダを制御し、複数本のワード線をＯＦＦした状態で、プレート線とビット線間に電位差を印加する。 - 特許庁

To realize a circuit size reduction and a high-speed operation by subtracting 1/N of a minimum metric outputted from a likelihood determination section to perform normalization at the adder of a viterbi decoder.例文帳に追加

ビタビ復号器の加算部において、最尤判定部で出力される最小のメトリックの１／Ｎを減算することで正規化を行い、回路規模の縮小と高速動作を実現する。 - 特許庁

To provide a moving image decoder which is in compliance with the MPEG 2 system that can convert a color difference signal with a color difference signal format of 4:2:0 into a color difference signal with a color difference signal format of 4:2:2 with a small circuit scale.例文帳に追加

少ない回路規模で色差フォーマット４：２：０から色差フォーマット４：２：２に色差信号を変換できるＭＰＥＧ２方式の動画像復号化装置を提供する。 - 特許庁

A decoder circuit 14 selects a switch corresponding to digital data Dy outputted from an up/down counter 16 between first and second switch groups SWa and SWb by one at a time and turns on the selected switch.例文帳に追加

デコーダ回路１４は、第１、第２スイッチ群ＳＷａ、ＳＷｂのうち、アップダウンカウンタ１６から出力されるデジタルデータＤｙに対応したスイッチを一つづつ選択してオンする。 - 特許庁

The device 1 can reduce the circuit scale of the decoder decoding a received word, using the data rearranged by the interleaver 30 as a structure component to be transmitted.例文帳に追加

符号化装置１は、伝送する組織成分としてインターリーバ３０により並べ替えられたデータを用いることによって、受信語を復号する復号器の回路規模を削減することができる。 - 特許庁

When data temporarily stored in the memory circuit 26 is reproduced, the system decoder 14 separates the data from the memory 26 into video data and audio data and supplies them to the decoders 16, 22 respectively.例文帳に追加

メモリ回路２６に一時保存されるデータを再生する場合、システム・デコーダ１４はメモリ２６からのデータを映像データとオーディオデータに分離し、それぞれデコーダ１６，２２に供給する。 - 特許庁

An element decoder 50 is provided with a decoding received value selecting circuit 70 that selects decoding received values TSR to be decoded from among all the received values TR inputted.例文帳に追加

要素復号器５０は、入力される全ての受信値ＴＲの中から、復号の対象とする復号受信値ＴＳＲを選択する復号受信値選択回路７０を備える。 - 特許庁

To provide an address decoder check circuit and its check method capable of making a detailed check with less check steps without preparing expected values for the test memory data.例文帳に追加

検査ステップがより少なく、テスト用のメモリデータの期待値を設ける必要がなく、且つ検査を詳細に行うことができるアドレスデコーダの検査回路及びその検査方法を提供する。 - 特許庁

The satellite broadcasting reception signals corrected by the level deviation correction circuit 14 are demodulated in a demodulation part 3, turned to video signals and sound signals and outputted from an MPEG decoder 4.例文帳に追加

レベル偏差補正回路１４によって補正された衛星放送受信信号を復調部３で復調してＭＰＥＧデコーダ４から映像信号及び音声信号にして出力する。 - 特許庁

By adopting such constitution, a demodulation circuit 19 can be arranged at a post stage of the turbo decoder in a reproducing system, demodulation processing can be performed for binary data after hard decision.例文帳に追加

かかる構成を採用すれば、再生系において、ターボデコーダの後段に復調回路１９を配することができ、硬判定後の２値化データに対して復調処理を実行できる。 - 特許庁

To provide a semiconductor integrated circuit having a row decoder which is suitable for increasing the capacity of a non-volatile semiconductor memory and reducing the operation voltage, and which can reduce the power consumption.例文帳に追加

不揮発性半導体メモリにおける大容量化、低電圧化に適しており、消費電力も低減することができるローデコーダを有する半導体集積回路を提供する。 - 特許庁

A graphic device 6 composites the image data stored in the DRAM 7b and the data of the television broadcast sent from the decoder 3, and outputs to an image output circuit 8 and a CRT 10.例文帳に追加

グラフィックデバイス６は、ＤＲＡＭ７ｂに格納された画像データを、デコーダ３から送られてくるテレビ放送のデータとを合成し、映像出力回路８、ＣＲＴ１０に出力する。 - 特許庁

When a stereo key is depressed, the signal processing circuit 5A is set to the 2nd operation mode and the encoder section 7A generates 2-channel stereo signals L0, R0 from the output of the 1st decoder section 6 and outputs the reproduced signals.例文帳に追加

ステレオキーを押すと、信号処理回路5Aは第２動作モードとなり、第１デコーダ部6の出力からエンコーダ部7Aで２チャンネルのステレオ信号Ｌ_0 、Ｒ_0 を形成して再生出力する。 - 特許庁

Accordingly, even when a supply voltage level applied to the semiconductor memory device is relatively low, a DC path is broken in the decoder circuit, thereby preventing the leakage current.例文帳に追加

本発明によれば、半導体メモリ装置に供給される電源電圧のレベルが比較的低い場合にも、デコーダ回路での直流経路が遮断されて漏れ電流が発生しない。 - 特許庁

In the voice synthesis circuit 9, the character data outputted from the decoder 14 are converted to voice signals having intonation based on the intonation control data, and outputted to a loudspeaker 11.例文帳に追加

音声合成回路９はデコーダ１４から出力される文字データをイントネーション制御データに基づくイントネーションを有する音声信号に変換し、スピーカ１１へ出力する。 - 特許庁

The picture characters divided by the decoder 14 are converted to intonation control data (pitch data, speed data and volume data) by an intonation database 15 and outputted to a voice synthesis circuit 9.例文帳に追加

デコーダ１４によって分けられた絵文字はイントネーションデータベース１５によってイントネーション制御データ（ピッチデータ、速度データ、音量データ）に変換され、音声合成回路９へ出力される。 - 特許庁

Such an apparatus minimizes a bandwidth to be used to effectively correct a blocking artifact, and a decoder directly transmits a data block (B) decoded by the postprocessing circuit.例文帳に追加

このような装置は、使用される帯域幅を最小化してブロッキングアーチファクトを効果的に補正し、復号器は後処理回路に復号化されたデータブロック（Ｂ）を直接的に伝送する。 - 特許庁

From the latch circuit 30, a signal showing the count value by the counter 22 when the level of the multiplex signal inputted from the ASIC 1 returns to "0" is outputted to a decoder 23.例文帳に追加

そしてラッチ回路３０からは、ＡＳＩＣ１から入力した多重信号のレベルが“０”に戻った時点でのカウンタ２２によるカウント値を示す信号がデコーダ２３に出力される。 - 特許庁

Each gate driver comprises a line decoder 322 for generating a gate line control signal and a precharge circuit 310 for precharging a gate driver turn-on voltage before activating the gate line.例文帳に追加

上記各ゲートドライバは、ゲートライン制御信号を生成するためのラインデコーダ322と、ゲートラインが活性化される前にゲートドライバターンオン電圧をプリチャージするためのプリチャージ回路310を含む。 - 特許庁

The orthogonal transformation circuit 32 applies orthogonal transformation to digital watermark imbed information S1 into a sub-band signal, and the digital watermark decoder 40 detects the CC information S40.例文帳に追加

直交変換回路３２において電子透かし埋め込み情報Ｓ１を直交変換してサブバンド信号に変換し、電子透かしデコーダ４０においてＣＣ情報Ｓ４０を検出する。 - 特許庁

When the instruction decoder 18 detects a store instruction, the comparison circuit 19 compares the data of the internal register 20 written according to the instruction with the data written after the instruction is executed.例文帳に追加

又、比較回路１９は、命令デコーダ１８がストア命令を検出すると、その命令により書き込む内部レジスタ２０のデータと該命令実行後に書き込まれたデータとを比較する。 - 特許庁

That is, the burst address generating circuit 7 for test supplies column addresses increased continuously one by one to the column decoder 10 independently of a column address supplied from the address buffer 3.例文帳に追加

すなわち、試験用バーストアドレス発生回路７は、アドレスバッファ３から供給されるカラムアドレスに拘わらず、連続して１ずつ増加したカラムアドレスを、カラムデコーダ１０へ供給する。 - 特許庁

To reduce circuit scale without performing any re-encoding after decoding when detecting the bit error rate of a communication path by a decoder on the side of a receiver in the radio communication by using a systematic code.例文帳に追加

組織符号を用いて無線通信を行なう場合、受信機側の復号器で通信路のビットエラーレートを検出する際に復号後の再符号化を行なわず回路規模を縮小する。 - 特許庁

Sound signals produced by decoding music data stored in a music memory 53 by means of a music decoder 52 are supplied to a headphone 51 through a signal path switching/headphone detecting circuit 50.例文帳に追加

音楽用メモリ５３の音楽データが音楽用デコーダ５２でデコードされた音声信号は、信号パス切り替え／ヘッドホン検出回路５０を介してヘッドホン５１に供給される。 - 特許庁

The secondary terminal 150 confirms whether or not the viewer is charged from the terminal identification code multiplexed in the primary terminal 100, and controls compressed data decoding in a decoder circuit 166.例文帳に追加

２次端末１５０では、１次端末１００で多重された端末識別コードにより視聴者への課金の有無を確認し、復号回路１６６での圧縮データ復号の処理を制御する。 - 特許庁

A mixed LSI40 comprises an FeRAM cell array 44, a cell operation circuit part 45, which provided in the peripheral region of the FeRAM cell array, comprises at least a sense amplifier circuit and a decoder circuit, and a logic part 42 which performs a prescribed calculation and input/output processings, in cooperation with the FeRAM cell array and cell operation circuit part.例文帳に追加

本混載ＬＳＩ４０は、ＦｅＲＡＭセルアレイ４４と、ＦｅＲＡＭセルアレイの周辺領域に設けられ、少なくともセンスアンプ回路及びデコーダ回路を備えたセル動作回路部４５と、ＦｅＲＡＭセルアレイ及びセル動作回路部と協動して所定の演算処理及び入出力処理を行うロジック部４２とを混載した、混載ＬＳＩ半導体装置である。 - 特許庁

A FUSEDATA signal indicating data held by a data node N21 of one side of a column separation data holding circuit 19 and a column address pre-decode signal generated by an address counter in the inside of an address buffer 8 are input to a decoder circuit DEC1.例文帳に追加

カラム切り離しデータ保持回路１９の一方のデータノードＮ２１が保持するデータを示すＦＵＳＥＤＡＴＡ信号、及びアドレスバッファ８内部のアドレスカウンタが生成するカラムアドレスプリデコード信号をデコーダ回路ＤＥＣ１に入力する。 - 特許庁

The CPU is provided with an instruction register (5) for fetching an instruction; an instruction decoder (6) for decoding the fetched instruction; an integrated arithmetic circuit (7); a first register (8); and a control circuit (9) for controlling them based on the decoded instruction.例文帳に追加

ＣＰＵは、命令をフェッチする命令レジスタ（５）と、フェッチされた命令をデコードする命令デコーダ（６）と、積算演算回路（７）と、第１レジスタ（８）とを有し、さらに、デコードされた命令に基づいてこれらを制御する制御回路（９）等を有する。 - 特許庁

A switch for controlling the connection of a pair of bit lines and an input/output control circuit is provided at also an input/output control circuit CKT33 connected to only one group of pair of bit lines provided between a Y decoder YD and a memory array MA3.例文帳に追加

ＹデコーダＹＤとメモリアレイＭＡ３間に設けられた一組のビット線対のみに接続されている入出力制御回路ＣＫＴ３３にも、前記ビット線対と前記入出力制御回路との接続を制御するためのスイッチを設ける。 - 特許庁

When a setting time elapses and timer interrupt takes place, first a read start position, a read range and a read speed of the address generating circuit 32 are updated via the command decoder 30 to update the magnification/reduction rate of the magnification/reduction circuit 24.例文帳に追加

設定時間が経過して、タイマ割り込みが発生すると、先ず、コマンドデコーダ３０を介して、アドレス発生回路３２の読み出し開始位置、読み出し範囲及び読み出し速度を更新し、拡大縮回路２４の拡大縮小倍率を更新する。 - 特許庁

Thus, the power supply set-up can be executed at high speed for the address decoder/write current driver 31 of low-speed power supply set-up and to the data I/O system circuit 33, then the set-up can be executed at high speed as the whole circuit block.例文帳に追加

これにより、電源セットアップ速度の遅いアドレスデコーダ・書込電流ドライバ３１およびデータＩ／Ｏ系回路３３に対して電源セットアップを高速に実行することができ、回路ブロック全体としてセットアップを高速に実行することができる。 - 特許庁

If a decoder 20 selects one of the sensor cells 11 supplied with calibration signals CAL from the calibration signal line CL, a calibrating motion is conducted consisting of adjustment of the sensitivity of each sensor circuit 2 using a calibration circuit 3.例文帳に追加

各センサセル１１では、キャリブレーション信号線ＣＬからキャリブレーション信号ＣＡＬが供給されておりかつデコーダ２０により選択された場合に、キャリブレーション回路３を用いてセンサ回路２の検出感度を調整するキャリブレーション動作を行う。 - 特許庁

Then, when the column pre-decoder circuit 320 fetches a column address signal, the circuit 320 holds a signal state in which a signal is outputted hitherto, and deactivates the signal group for the prescribed period based on this signal state and the pulse signal.例文帳に追加

ここで、列プリデコーダ回路３２０は、列アドレス信号を取り込むに際し、それまで出力していた信号状態を保持し、この信号状態および前記パルス信号に基づき所定の期間にわたって前記信号群を非活性化する。 - 特許庁

A latch circuit LT 110 for holding an access flag showing the presence/nonpresence of access, is provided on a row decoder 100 arranged so as to correspond to each block and the access flag held in the latch circuit LT 110 can be read out.例文帳に追加

各ブロックに対応して設けられているロウデコーダ１００に、アクセスがあったかどうかをアクセスフラグとして保持するラッチ回路ＬＴ１１０を設け、このラッチ回路ＬＴ１１０に保持されているアクセスフラグを読み出すことができるようにする。 - 特許庁