「decoder circuit」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

A control circuit 19 for raising plural word lines to which the row address pre-decode signal and plural word line rise test mode switching signal AWL are inputted is connected with the row decoder 18.例文帳に追加

ロウデコーダ１８には、ロウアドレスプリデコード信号と複数ワード線立ち上げテストモード切り換え信号ＡＷＬとが入力される複数ワード線立ち上げ用制御回路１９が接続されている。 - 特許庁

When performing normal recording and reproducing, a control circuit 30 controls this device so that a turbo encoder 12 and a turbo decoder 24 are used so that terminals a and b of a switch 41 and a switch 42 contact with each other.例文帳に追加

通常の記録再生時は、制御回路３０は、スイッチ４１及びスイッチ４２のａとｂとが接するようにし、ターボ符号器１２及びターボ復号器２４が使用されるよう制御する。 - 特許庁

MEMORY, METHOD FOR OPERATING MEMORY HAVING A PLURALITY OF ROW DECODER CIRCUIT RELATED TO SUBARRAY OF AT LEAST ONE MEMORY BANK AND AT LEAST ONE MEMORY BANK INCLUDING A PLURALITY OF SUBARRAY例文帳に追加

メモリ、ならびに複数のサブアレイを含む少なくとも１つのメモリバンクおよび少なくとも１つのメモリバンクのサブアレイに関連付けられる複数のロウデコーダ回路を有するメモリを動作させるための方法 - 特許庁

On the other hand, the pixel decoder 371 performs a selective control for sequentially selecting the one or more pixel circuits 377 and causes the unit circuit to perform an operation for driving the organic EL element 10.例文帳に追加

一方、画素デコーダ３７１は、１以上の画素回路３７７を順次に選択するとともにその単位回路に有機ＥＬ素子１０を駆動するための動作を行なわせる選択制御を行なう。 - 特許庁

In the case of reproduction in a reverse direction, a read control circuit 4 references the stream structural table 7 in reverse sequence, allows a decoder 5 to read a require frame stream from the bit stream storage memory 3 and to decode it.例文帳に追加

逆方向再生時には、読み出し制御回路４はストリーム構造表７を逆順に参照し、必要なフレーム列をビット列記憶メモリ３から復号器５に読み出し復号に供する。 - 特許庁

A decoder 21 selects any of FET F0-F255 based on the high-order eight bits to apply any of voltages divided by a series circuit consisting of resistors t0-t255 to an operational amplifier 40.例文帳に追加

デコーダ２１は上位８ビットに基づいてＦＥＴ・Ｆ０〜Ｆ２５５の内の１つを選択し、抵抗ｒ０〜ｒ２５５の直列回路によって分割された電圧の１つを演算増幅器４０へ印加する。 - 特許庁

A one-chip microcomputer 1 is provided with a decoder circuit 6 for controlling at least one partial region of an ROM 3 in which a program executed by a CPU 2 is stored to be selected by different memory addresses.例文帳に追加

ワンチップマイクロコンピュータ１には、ＣＰＵ２によって実行されるプログラムを格納するＲＯＭ３の少なくとも一部領域が異なるメモリアドレスで選択できるように制御できるデコーダ回路６がある。 - 特許庁

A soft output decoding circuit 90 in an element decoder comprises a storage circuit 155 for receiving data and delay storing both receiving data for decoding, i.e., a selected receiving value and a priori probability information RAP, and data for delay, i.e., a receiving value TR.例文帳に追加

要素復号器における軟出力復号回路９０は、復号に用いる受信データである選択受信値及び事前確率情報ＲＡＰと、遅延用のデータである受信値ＴＲとを、ともに記憶する受信データ及び遅延用記憶回路１５５を有する。 - 特許庁

VICS data are received through the radio antenna 1 or the TV antenna 2 and are detected by the radio tuner 2 or the TV tuner 9 and are displayed on a display device 6 through a detection output switching circuit 13, a VICS decoder 3, a navigation CPU 4, and a plotting circuit 5.例文帳に追加

ＶＩＣＳデータはラジオアンテナ１またはテレビアンテナ２を介して受信され、ラジオチューナ２またはテレビチューナ９で検波を行ない、検波出力切替回路13、ＶＩＣＳデコーダ３、ナビＣＰＵ４、描画回路５を通って表示装置６で表示される。 - 特許庁

An holdover part is provided a memory 15, a frame counter 11, an up/down counter 12, an up/down control circuit 13, a control part 14, and a decoder circuit 16, thus obtaining this digital DLL device for suppressing the fluctuation of the clock frequency in trouble with the relatively small memory capacity.例文帳に追加

ホールドオーバー部は、メモリ１５と、フレームカウンター１１と、アップ・ダウンカウンター１２と、アップ・ダウン制御回路１３と、コントロール部１４と、デコーダ回路１６を有し、比較的少ないメモリ容量で、障害時のクロック周波数変動を抑圧するデジタルＰＬＬ装置が得られる。 - 特許庁

Then, the control part 111 sets the output of the even-numbered bit line voltage generation circuit 108 at 0 V, and the output of an odd-numbered bit ling voltage generation circuit 109 at 12 V, and the row decoder 102 applies 15 V higher than 0 V to the word line W0L.例文帳に追加

次に、制御部１１１は、偶数番ビット線電圧発生回路１０８の出力を０Ｖにし、かつ、奇数番ビット線電圧発生回路１０９の出力を１２Ｖにし、かつ、行デコーダ１０２はワード線ＷＬ０に０Ｖよりも高い１５Ｖを印加する。 - 特許庁

The gate voltage switch circuit 15 supplies, through a row decoder 20, a word line voltage VWL (= voltage VrtminL) outputted by the data read-out gate voltage generating circuit 70 to a word line WL to which a selection memory cell belonging to a memory cell 30 is connected.例文帳に追加

ゲート電圧スイッチ回路１５は，データ読み出しゲート電圧発生回路７０が出力するワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）をロウデコーダ２０を介して，メモリセル３０に属する選択メモリセルが接続されているワード線ＷＬに供給する。 - 特許庁

To provide an instruction decoder capable of operating only an instruction decode block selected according to need, evading operation of the entire instruction decoding circuit and reducing power consumption of the entire device by miniaturization of circuit scale.例文帳に追加

必要に応じて選択された命令デコードブロックだけを動作させることができ、命令デコード回路全体が動作することを回避するとともに、回路規模の縮小化により、装置全体の消費電力を削減することができる命令デコード装置を提供する。 - 特許庁

This semiconductor integrated circuit device 1 has a core regulator 7b to generate respective operating power supply voltages from the power supply voltage VCC supplied from the outside, a PLL regulator 7c, a power supply circuit regulator 7d, and a decoder regulator 7e.例文帳に追加

この半導体集積回路装置１には、外部供給される電源電圧ＶＣＣから、各々の動作電源電圧を生成するコア用レギュレータ７ｂ、ＰＬＬ用レギュレータ７ｃ、電源回路用レギュレータ７ｄ、およびデコーダ用レギュレータ７ｅが設けられている。 - 特許庁

Meanwhile when video signals encoded by encoding methods for computer image transmission are input, the program sets are switched to form a decoder circuit 53b of the video signals and a driver control circuit 62b for driving the display by a hold drive.例文帳に追加

一方、コンピュータ画面の伝送用の符号化方法で符号化された映像信号が入力されるときには、プログラムセットが切り換えられ、当該映像信号のデコーダ回路５３ｂと、ホールド駆動によってディスプレイを駆動するドライバ制御回路６２ｂとが形成される。 - 特許庁

A sample-and-hold circuit 130 is provided along an X direction between a display area 100 and the X address decoder 120 and samples data bits output from a data bit supply circuit 114 to bit lines corresponding to the selected X selection lines.例文帳に追加

サンプル・ホールド回路１３０は、表示領域１００とＸアドレスデコーダ１２０との間に、Ｘ方向に沿って設けられるとともに、選択されたＸ選択線に対応するビット線に、データビット供給回路１１４により出力されたデータビットをサンプリングする。 - 特許庁

In this test mode register circuit, test functions to which conventional test modes are divided into each element are allotted to the decoder circuit 60 as a set address value, and each test mode is realized by multi- selecting a plurality of test mode register circuits.例文帳に追加

この試験モード登録回路においては、従来の試験モードを各要素に分けた試験機能がデコーダ回路６０に設定されたアドレス値として割当てられており、複数の試験モード登録回路を多重選択することにより各試験モードを実現する。 - 特許庁

A switch means for controlling the connection of a pair of bit lines and an input/output control circuit is provided at also an input/output control circuit CKT33 connected to only one group of pair of bit lines provided between a Y decoder YD and a memory array MA3.例文帳に追加

ＹデコーダＹＤとメモリアレイＭＡ３間に設けられた一組のビット線対のみに接続されている入出力制御回路ＣＫＴ３３にも、前記ビット線対と前記入出力制御回路との接続を制御するためのスイッチ手段を設ける。 - 特許庁

A picture signals receiving device comprising a receiving circuit (31) receiving predictive encoded and run-length encoded picture signals and discrimination decision signals expressing the predictive function at the above mentioned predictive encoding, a run-length decoder (33) run-length decoding the picture signals output from the circuit (31), encoders (35-1-35-N) for prediction decoding the output of said decoder (33) with different predictive functions, and a selective means (36) selecting and removing only decoding output for the above mentioned discrimination decision signals, out of the decoding output of the above mentioned each predictive decoder (35-1-35-N). 例文帳に追加

予測符号化され、さらにランレングス符号化された画像信号とこれに付加された、前記予測符号化時の予測関数を表す識別信号とを受信する受信回路(31)と、該回路(31)から出力される画像信号をランレングス復号化するランレングス復号器(33)と、該復号器(33)の出力をそれぞれ異なる予測関数で復号する複数の予測の復号器(35-１～35-N)と、……前記各予測復号器(35-１～35-N)の復号出力のうち、前記識別信号に対応する復号出力のみを選択して取出す選択手段(36)とを備えたことを特徴とする画像信号の受信装置。 - 特許庁

An operation mode setting circuit 20 receives a test signal TEST, a reset signal RESET, and an external clock CLK from terminals 12, 14, and 16 respectively, sets an operation mode for the semiconductor integrated circuit 10, and outputs an operation mode setting signal SET<0:n-1> of a bit length n to a decoder 22.例文帳に追加

動作モード設定回路２０は、端子１２，１４，１６からそれぞれテスト信号ＴＥＳＴ，リセット信号ＲＥＳＥＴおよび外部クロックＣＬＫを受け、半導体集積回路１０の動作モードを設定し、ｎビット長の動作モード設定信号ＳＥＴ＜０：ｎ−１＞をデコーダ２２へ出力する。 - 特許庁

In accordance with setting of an analog gain, a control circuit 105 in a solid-state imaging apparatus controls a current value change decoder 130 and a comparator current generating circuit 140 and performs current modulation of each comparator so as to provide a correlation on system between the gain setting and current values of the comparators.例文帳に追加

制御回路１０５がアナログゲインの設定に応じて電流値変更用デコ−ダ１３０及び比較器電流発生回路１４０を制御し、各比較器１０２の電流変調を行うことにより、ゲイン設定と比較器の電流値にシステム上の相関を持たせる。 - 特許庁

A hard disk video recorder includes: a tuner 13; an antenna 190; a hard disk 144 having a video recording area and a time shift area; an information recording head 142; an MPEG decoder 136; an OSD image generating circuit 114; a light receiving part 124; a system control circuit 110, and an output part 138.例文帳に追加

ハードディスクビデオレコーダは、チューナ１３０およびアンテナ１９０と、録画領域およびタイムシフト領域を有するハードディスク１４４と、情報記録ヘッド１４２と、ＭＰＥＧデコーダ１３６と、ＯＳＤ画像生成回路１１４と、受光部１２４と、システム制御回路１１０と、出力部１３８とを含む。 - 特許庁

A decoder 1200 controls switching of power source voltage of an internal power source circuit 1300 and delay quantity in an internal logic circuit system 1400 based on a code set to a register 1100 according to the prescribed correspondent relation between an operation frequency, internal power source voltage, and delay quantity.例文帳に追加

デコーダ１２００は、動作周波数と内部電源電圧と遅延量との間の所定の対応関係に従って、レジスタ１１００に設定されたコードに基づき、内部電源回路１３００の電源電圧、および内部論理回路系１４００での遅延量の切替を制御する。 - 特許庁

A soft output decoding circuit 90 in an element decoder comprises a circuit 157 for distributing a logarithmic likelihood Iγ representing the probability γ determined by the output pattern and receiving value of a code logarithmically for each receiving value such that it corresponds to a branch on a trellis depending on the configuration of a code.例文帳に追加

要素復号器における軟出力復号回路は、受信値毎に、符号の出力パターンと受信値により決定される確率γを対数表記した対数尤度Ｉγを、符号構成に応じたトレリス上の枝に対応するように分配するＩγ分配回路１５７を備える。 - 特許庁

According to a recording command inputted to the control microcomputer 30, the CD-ROM data processing circuit 20 temporarily stores data having its error corrected by the CD decoder 5 into a buffer RAM 7 together with their attached data and an error correction part 63 in the circuit 20 performs error correction again.例文帳に追加

制御マイコン３０に入力される記録指令に基づき、ＣＤ−ＲＯＭデータ処理回路２０は、ＣＤデコーダ５にてエラー訂正されたデータを誤り検出符号等その付随データ共々バッファＲＡＭ７に一時記憶し、そのエラー訂正部６３でこれに再度エラー訂正を施す。 - 特許庁

A first data change circuit 24 combines previously held constant element data on the basis of a result obtained by decoding a single instruction by an instruction decoder 14 to sequentially generate a plurality of pieces of constant vector data constituting the constant matrix data, and writes them into a register file 16 through an arithmetic circuit 28.例文帳に追加

命令デコーダ１４による単数の命令をデコードした結果を基に、第１データ変更回路２４が予め保持した定数要素データを組み合わせて定数行列データを構成する複数の定数ベクトルデータを順に生成し、これを演算回路２８を介してレジスタファイル１６に書き込む。 - 特許庁

When reverse reproduction is instructed, an MPEG video stream is once decoded, a first display circuit 54 converts the MPEG video stream into an image video signal, an image input circuit and an MPEG video decoder 6 subsequently re-encodes the image video signal, and the re-encoded image video signal is overwritten on a storage area 4a of a hard disk 4.例文帳に追加

逆転再生が指示されると、ＭＰＥＧビデオストリームを一旦復号し、第１表示回路５４によって映像ビデオ信号に変換した後で、再び映像入力回路およびＭＰＥＧビデオエンコーダ６によって再符号化し、ハードディスク４の記憶領域４ａに上書きする。 - 特許庁

When receiving the 'link processing start' particular code from a serial / parallel conversion circuit 711 via a decoder 712, a link processing sequencer 210 generates a 'link processing start reception' particular code and transmits the code to a node from a selector 714 via an encoder 715 and a parallel / serial conversion circuit 716.例文帳に追加

リンク処理シーケンサ２１０は、シリアル→パラレル変換回路７１１からデコーダ７１２を介して「リンク処理開始」特殊コードを受信すると、「リンク処理開始受信」特殊コードを生成し、セレクタ７１４からエンコーダ７１５とパラレル→シリアル変換回路７１６を介してノードに送信する。 - 特許庁

A packet discrimination circuit of a USB device 12 discriminates a type of a received packet on the basis of a data pattern of PID by a PID decoder 22, and then determines whether a discrimination result is right or not by measuring a packet length of the packet received by a packet length measuring circuit 23.例文帳に追加

ＵＳＢデバイス１２のパケット判別回路では、受信したパケットの種類がＰＩＤデコーダ２２によりＰＩＤのデータパターンに基づいて判別された後、その判別結果が正しいか否かがパケット長測定回路２３により該受信したパケットのパケット長を測定して判定される。 - 特許庁

A soft output decoding circuit 90 in an element decoder comprises a receiving value and an apriori probability selection circuit 154 which selects information required for soft output decoding out of a decoded receiving value TSR and external information or interleave data TEXT.例文帳に追加

要素復号器における軟出力復号回路９０は、入力した復号受信値ＴＳＲと外部情報又はインターリーブデータＴＥＸＴとのうち、軟出力復号を行うために必要な情報を選択する受信値及び事前確率情報選択回路１５４を備える。 - 特許庁

When animation data is read out of the DVD 10 with the DVD-ROM drive device 41, the read animation data is supplied from the DVD-ROM drive device 41 to the animation decoder circuit 45 to decode and the decoded animation data is supplied to the display controller circuit 26.例文帳に追加

ＤＶＤ−ＲＯＭドライブ装置４１によりＤＶＤ１０から動画データを読み出すときには、その読み出した動画データを、ＤＶＤ−ＲＯＭドライブ装置４１から動画デコーダ回路４５に供給しデコード処理し、このデコード処理した動画データをディスプレイコントローラ回路２６に供給する。 - 特許庁

The cell power line is wired between the word lines in the same direction as the word line, the row decoder circuit is arranged between adjacent two cell blocks out of the cell blocks one by one, and the cell power relieving circuit is arranged between the cell blocks one by one.例文帳に追加

前記セルパワーラインは前記ワードラインの間に前記ワードラインと同一の方向に配線され、前記ローデコーダー回路は前記セルブロックのうち隣接した２個のセルブロックの間に一つずつ配置され、前記セルパワー救済回路は前記セルブロックの間に一つずつ配置されている。 - 特許庁

This device is a semiconductor device to which multilevel information can be written electrically, bit lines are connected to input/output terminals of right and left of a sense latch circuit, a data latch circuit is connected to each bit line, and the device is provided with a decoder decoding write data externally supplied and generating write control information.例文帳に追加

電気的に多値情報が書込み可能にされる半導体装置であり、センスラッチ回路の左右の入出力端子にビット線を接続し、各ビット線にデータラッチ回路を接続し、外部から供給される書込みデータをデコードして書込み制御情報を生成するデコーダを設ける。 - 特許庁

To expand the error-correcting ability of an entire receiving/decode system by expanding the correcting ability of a Reed-Solomon decoding circuit by generating an erasure flag from a viterbi decoding circuit for decoding the convolutional code of an inner code, and transmitting this flag to the Reed- Solomon decoder of an outer code.例文帳に追加

内符号である畳み込み符号を復号するビタビ復号回路からイレージャフラグを発生させ、このフラグを外符号であるリードソロモンデコーダに伝えることにより、リードソロモン復号回路の訂正能力を拡大させ、受信・デコードシステム全体の誤り訂正能力を拡大させる。 - 特許庁

At the same time when a decoding signal is generated by decoding an address input signal by a decoder 16, a detecting signal is generated by detecting the transition of the address input signal by an address transition detecting circuit 12, and a word enable-signal is made into active state by a control circuit 14 according to this detecting signal.例文帳に追加

デコーダにより、アドレス入力信号をデコードしてデコード信号を発生するのと同時に、アドレス遷移検出回路により、アドレス入力信号の遷移を検出して検出信号を発生し、この検出信号に応じて、コントロール回路により、ワードイネーブル信号をアクティブ状態とする。 - 特許庁

This portable telephone is provided with a runaway preventing circuit 5 to which a power is supplied from a power supply IC 2, and the voltage of a battery 1 is monitored by a level judging circuit 52, and when the voltage of the battery runs out, a selector 53 is switched so that not bus data from a CPU 3 but a specific instruction from a decoder 51 can flow to a bus.例文帳に追加

電源供給ＩＣ２から電源を供給される暴走防止回路５を設け、電池１の電圧をレベル判定回路５２で監視し、電池の電圧がなくなるとＣＰＵ３からのバスデータではなく、デコーダ５１からの特殊命令をバスへ流すようにセレクタ５３を切り替える。 - 特許庁

In the packet discrimination circuit of a USB device 12, a PID decoder 22 discriminates the type of a received packet on the basis of the data pattern of a PID, and then, a packet length measuring circuit 23 determines whether the discrimination result is correct by measuring the packet length of the received packet.例文帳に追加

ＵＳＢデバイス１２のパケット判別回路では、受信したパケットの種類がＰＩＤデコーダ２２によりＰＩＤのデータパターンに基づいて判別された後、その判別結果が正しいか否かがパケット長測定回路２３により該受信したパケットのパケット長を測定して判定される。 - 特許庁

When date entry to display data registers 40, 18, 20, 22 are completed, the instruction decoder 14 sends a signal to the reset signal generation circuit 24, and the reset signal generation circuit 24 releases a common driver 30, and 1st to 4th segment drivers 32, 34, 36, 38 from reset.例文帳に追加

一方、表示データレジスタ４０、１８、２０、２２へのデータ入力を完了したときに、インストラクションデコーダ１４は、リセット信号発生回路２４に信号を送り、リセット信号発生回路２４はコモンドライバ３０、第１〜第４セグメントドライバ３２、３４、３６、３８のリセットを解除する。 - 特許庁

The switching control circuit 10 is constituted of a control operator part 11, a switching pulse generator 12, a pulse coder 13, and a transmitter 14, and the power conversion circuit 20 is constituted of a receiver 21, a pulse decoder 22, a power converter 23, and a received signal determining section 24.例文帳に追加

スイッチング制御回路１０は、制御演算部１１、スイッチングパルス発生部１２、パルス符号化部１３、および送信部１４から構成され、電力変換回路２０は、受信部２１、パルス復元部２２、電力変換部２３、および受信信号判定部２４から構成されている。 - 特許庁

An MPU 10 of this sound processor in response to an instruction of sound adjustment uses a memory control circuit 40 to allow a memory 38 to capture output soun data of a sound decoder 36, throws a switch 42 to a position of a B contact, and allows an OSD circuit 28 to output a sound signal on a voice adjustment menu.例文帳に追加

音声調整の指示に応じて、ＭＰＵ１０はメモリ制御回路４０により音声デコーダ３６の出力音声データをメモリ３８に取り込ませ、スイッチ４２をＢ接点側に切り替え、ＯＳＤ回路２８に音声調整画面の映像信号を出力させる。 - 特許庁

The data line driving circuit 30 includes a latch which receives command data specified according to the command identification signal, a decoder which decodes the received command data, and a control part which outputs a control signal corresponding to the decoding result of the decoder, and drives a plurality of data lines of a liquid crystal panel according to the control signal.例文帳に追加

データ線駆動回路３０は、コマンド識別信号に基づいて特定されたコマンドデータを取り込むラッチと、取り込まれたコマンドデータをデコードするデコーダと、デコーダのデコード結果に対応した制御信号を出力する制御部とを含み、入力された表示データと、制御信号とに基づいて液晶パネルの複数のデータ線を駆動する。 - 特許庁

To solve the following problem: when colored noise attributed to medium noise is generated in a magnetic recording channel using a partial response equalizer and a viterbi decoder, performance deterioration occurs due to selection of an erroneous path because of difference in noise dispersion from one path to another and computational quantity becomes large due to a large circuit size of a decoder.例文帳に追加

解決しようとする課題は、パーシャルレスポンス等化器とビタビ復号器を用いた磁気記録チャネルにおいて、媒体雑音に起因する有色性雑音が発生した場合、パスによって雑音分散が異なるため、誤ったパスの選択による性能劣化があり、また、復号器の回路規模が大きく、計算量が多い問題である。 - 特許庁

The clock generating circuit for outputting outside synchronizes with (CLK) of PLL1 by inputting (RST) and counts up, and a counter circuit for outside clock 10 which outputs (OCTR) and a double frequency divider decoder circuit 11 for outside clock which generates (CLK60O) from (OCTR) are set in an output terminal cell for outside clock 9 separately from the other circuits.例文帳に追加

外部出力用のクロック生成回路は、（ＲＳＴ）の入力によりＰＬＬ１の（ＣＬＫ）に同期してカウントアップし（ＯＣＴＲ）を出力する外部クロック用カウンタ回路１０と、（ＯＣＴＲ）から（ＣＬＫ６０Ｏ）を生成する外部クロック用２分周デコーダ回路１１を外部クロック出力端子セル９内に他の回路とは分離して設ける。 - 特許庁

This address decoder includes a plurality of decoding units 13 constituted of combinational logic circuits, an inversion circuit 16 for inverting the outputs of the decoding units 13, and an AND circuit for obtaining a logical product of the output signal of one decoding unit 13 and the output signal of the other decoding unit 13 inverted by the inversion circuit 16.例文帳に追加

組み合わせ論理回路によって構成される複数のデコードユニット１３と、このデコードユニット１３の出力を反転させる反転回路１６と、一のデコードユニット１３の出力信号と、反転回路１６によって反転された他のデコードユニット１３の出力信号との論理積をとるＡＮＤ回路１４とをそなえるように構成する。 - 特許庁

An SRAM is provided with a delay circuit 34 delaying a signal ACT which becomes an activation level responding to an active command by a fixed time Td and a latch circuit 35 latching an output signal ACTD of the delay circuit 34 whenever a level of an internal clock signal intCK is varied and generating a column decoder activating signal CDE.例文帳に追加

ＳＤＲＡＭにおいて、アクティブコマンドに応答して活性化レベルになる信号ＡＣＴを一定時間Ｔｄだけ遅延させる遅延回路３４と、内部クロック信号ｉｎｔＣＫのレベルが変化するごとに遅延回路３４の出力信号ＡＣＴＤをラッチし、列デコーダ活性化信号ＣＤＥを生成するラッチ回路３５とを設ける。 - 特許庁